Fiszki
PSSC
Test w formie fiszek EITI PSSC MGR
Ilość pytań: 40
Rozwiązywany: 1998 razy
Implementacja segmentu danych wykorzystującego liczby zmiennoprzecinkowe:
jest łatwa bo liczby typu double są syntezowalne
w przypadku zastosowania języka VHDL wymaga zamiany liczb double na ułamki fixed-point
nie jest możliwa w przypadku zastosowania języka SystemC
w przypadku zastosowania języka Verilog wymaga użycia pakietu implementującego Standard IEE 754
w przypadku zastosowania języka VHDL wymaga zamiany liczb double na ułamki fixed-point
W środowisku CtoS nie są syntezowalne:
liczby zmiennoprzecinkowe określone przez Standard IEE 754
wskaźniki i referencje
dziedziczenie
zmienne globalne
wskaźniki i referencje
Wykorzystywanie liczb fixed-point do implementacji segmentu danych
w przypadku języka Verilog wymaga użycia pakietu implementującego Standard IEE 754
jest zbędne bo liczby typu double są syntezowalne
nie jest możliwe w przypadku języka SystemC
w przypadku języka Verilog wymaga użycia pakietu implementującego Standard IEE 754
Sposób reprezentacji liczb zmiennoprzecinkowych określonych przez Standard IEE 754 powoduje że:
występują dwie reprezentacje zera (+0 i -1)
bardzo małe co do moduły liczby są reprezentowane jako NaN
mantysa i wykładnik muszą być reprezentowane przez wektory o tej samej długości
można zapisać dowolnie duże liczby
występują dwie reprezentacje zera (+0 i -1)
Zaletą stosowania reprezentacji fixed-point w porównaniu do reprezentacji floating-point jest to, że
zakres wartości liczb jest wąski i sztywny
brak jest normalizacji
implementacja wymaga mniej zasobów
nie istnieje problem przepełnienia
implementacja wymaga mniej zasobów
Wektor "1110" interpretowany jako liczba typu fixed-point w formacie Q0.3 (czyli "1.110") reprezentuje
-0.25
+0.5
-0.5
+0.25
-0.25
Wektor "sx.xxxx" interpretowany jako liczba typu fixed-point ze znakiem pozwala zapisać liczby:
[-1,0.9375]
[-0.01,0.01]
[-16,15]
[-64,60]
[-1,0.9375]
Implementacja pętli kombinacyjnych w trakcie syntezy behawioralnej modelu SystemC:
Wymaga zawsze wstawienia instrukcji wait()
nie wymaga żadnych specjalnych zabiegów
wymaga zastosowania rozwijania i/lub rozcinania
wymaga zastosowania rozwijania i/lub rozcinania
Czy potokowanie pętli modelu SystemC może być wykonane dla dowolnej wartości parametru
tak
tak, jeśli liczba iteracji jest mniejsza niż 10
nie, jeśli występuje konflikt operacji zapisu/odczytu w różnych stopniach potoku
nie, jeśli występuje konflikt operacji zapisu/odczytu w różnych stopniach potoku
Który z języków opisu sprzętu posiada własny system asercji pozwalający na przeprowadzenie (...)
SystemVerilog
VHDL
SystemC
SystemVerilog
Logika temporalna służy do definiowania zależności pomiędzy wyrażeniami logicznymi zachodzącymi w czasie. Które z poniższych wyrażeń oznacza: "jeśli req jest ustawiony w bieżącym cyklu, to ack ustawiony będzie kiedyś w przyszłości".
always (req-&rt;eventually !ack)
never !(req-&rt;next ack)
always(req-&rt;next ack)
always (req-&rt;eventually !ack)
Weryfikacja formalna
wymaga wykonania symulacji dla specjalnie przygotowanego zbioru pobudzeń
wykorzystuje ten sam zbiór pobudzeń jaki zastosowano podczas weryfikacji funkcjonalnej
nie wymaga przeprowadzania symulacji
nie wymaga przeprowadzania symulacji
Parametry czasowe komórek standardowych są w przypadku współczesnych technologii opisywane za pomocą
modelu liniowego
2-wymiarowego modelu nieliniowego
2-wymiarowego modelu nieliniowego
Analiza zależności czasowych (STA)
nie może być zastosowana do układów kombinacyjnych zawierających sprzężenie zwrotne
służy do badania propagacji wartości sygnałów 0, 1, X i Z
wymaga specjalnie przygotowanych pobudzeń
nie może być zastosowana do układów kombinacyjnych zawierających sprzężenie zwrotne
Która z poniższych analiz STA służy do badania, czy dane z wyjścia Q przerzutnika docierają do wejścia D następnego przerzutnika dostatecznie wcześnie przed kolejnym aktywnym zboczem:
setup timing check
hold timing check
removal timing check
recovery timing check
setup timing check
Rozrzut czasów propagacji sygnału zegarowego (clock skew) powoduje, żę w trakcie syntezy logicznej okres sygnału zegarowego ulega efektywnie
wydłużeniu
skróceniu
wydłużeniu
W trakcie syntezy drzewa buforów sygnału zegarowego następuje
wyrównanie opóźnień sygnału zegarowego na wszystkich ścieżkach od wejścia zegarowego układu do wejścia przerzutników
eliminowanie struktur typu H-tree i zastępowanie ich strukturami fishbone
eliminowanie struktur typu fishbone i zastępowanie ich drzewami H
osiągnięcie zerowej wartości parametru określanego terminem clock-skew
wyrównanie opóźnień sygnału zegarowego na wszystkich ścieżkach od wejścia zegarowego układu do wejścia przerzutników
Specyfikując ograniczenia projektowe dla syntezy układu sekwencyjnego należy podać następujące parametry sygnału zegarowego
pojemność wejściową portu
parametr zwany zwyczajowo clock skew
okres
czas narastania i opadania zboczy
okres
Specyfikując ograniczenia projektowe dla syntezy układu kombinacyjnego
wstawienia rejestru dla sygnałów wyjściowych
zamiany układu kombinacyjnego na sekwencyjny
określenie zależności czasowych pomiędzy wejściami i wyjściami
wstawienia rejestru dla sygnałów wejściowych
określenie zależności czasowych pomiędzy wejściami i wyjściami
We współczesnych systemach CAD synteza logiczna i synteza topografii
to dwa całkowicie niezależne etapy cyklu projektowego
stanowią jeden etap wykonywany przez ten sam program
są wzajemnie od siebie zależne
są wzajemnie od siebie zależne