Ucz się szybciej
Testy Fiszki Notatki
Zaloguj  

Fiszki

PSSC

Test w formie fiszek EITI PSSC MGR
Ilość pytań: 40 Rozwiązywany: 3005 razy
Etapem projektu systemu najbardziej wpływającym na jego parametry jest:
podział HW/SW
symulacja systemu
weryfikacja systemu
lista zalet i wad
podział HW/SW
Na etapie integracji systemu najbardziej typowym działaniem jest:
usuwanie błędów w modelu sprzętu
zmiana podziału HW/SW
usuwanie błędów oprogramowania
weryfikacja modelu sprzętu
usuwanie błędów oprogramowania
W projektowaniu IP-based
wykorzystujemy funkcje IP
wykorzystujemy biblioteki IP
wykorzystujemy bloki hard IP
wykorzystujemy bloki soft IP
wykorzystujemy bloki hard IP
W projektach platform-based:
wybór architektury jest ograniczony
nie stosuje się magistrali
nie stosuje się NoC
można implementować dowolną architekturę
można implementować dowolną architekturę
Największą wadą projektowania systemowego jest
mały time-to-market
duży koszt systemu
mała wydajność systemu (moc i szybkość)
trudność testowania systemu
mała wydajność systemu (moc i szybkość)
SoC zapewnia:
mniejszy czas projektu
mniejszą szybkośc systemu
mniejszy koszt projektu
mniejszą moc systemu
mniejszy koszt projektu
Układy NoC są alternatywa dla:
interfejsów
magistrali
układów rekonfigurowalnych
procesorów wbudowanych
układów rekonfigurowalnych
Główną zaleta modelowania systemowego jest
dokładność symulacji
optymalność implementacji po syntezie,
łatwość syntezy
szybkość symulacji
szybkość symulacji
Językiem modelowania systemu nie jest:
SystemC
Verilog
C++
SystemVerilog
C++
Przy użyciu języka PSL możliwe jest przeprowadzenie
weryfikacji funkcjonalnej
symulacji funkcjonalnej
weryfikacji formalnej
symulacji formalnej
weryfikacji formalnej
W programie CtoS synteza z poziomu TLM:
jest możliwa dla standardu TLM 1.0 z pewnymi ograniczeniami
jest możliwa dla standardu TLM 1.0
nie jest możliwa
jest możliwa dla standardu TLM 2.0
jest możliwa dla standardu TLM 1.0 z pewnymi ograniczeniami
Opakowania (wrappers) tworzone w trakcie syntezy modelu TLM są typowe dla:
projektowania funkcjonalnego
projektowania IP-based
projektowania RTL
projektowania correspondense-based
projektowania correspondense-based
Proces cthread w SystemC służy do modelowania:
dowolnej logiki
logiki sekwencyjnej
logiki synchronicznej
logiki kombinacyjnej
logiki synchronicznej
Projektowanie na poziomie TLM dotyczy
komunikacji
funkcjonalności
przepływu danych
obliczeń
przepływu danych
Gniazda (sockets) w TLM służą do:
wywoływania funkcji
wywoływania procesów
grupowania elementów interfejsów odpowiadających danej stronie komunikacji
symulowania elementów interfejsów odpowiadających danej stronie komunikacji
grupowania elementów interfejsów odpowiadających danej stronie komunikacji
Standard TLM 2.0 został opracowany głównie w celu:
optymalizacji funkcjonalnej
modelowania magistrali memory-mapped
zwiększania elastyczności w modelowaniu systemów
zwiększania szybkości modelowanych systemów
zwiększania elastyczności w modelowaniu systemów
Kanałem w standardzie TLM jest:
funkcja
metoda
sygnał
magistrala
sygnał
Algorytmy kryptograficzne są łatwo realizowane w sprzęcie dzięki przewadze operacji
logicznych
mnożenia
dodawania
permutacji
logicznych
Potokowanie zwiększa:
współbieżność
ścieżkę krytyczną
(?)zasoby
okres taktowania
okres taktowania
Do działań zwiększających powierzchnię nie należy:
równoważenie rejestrów
wprowadzenie resetu asynchronicznego
wprowadzenie resetu synchronicznego
wprowadzenie potokowości
wprowadzenie potokowości
Pokaż kolejne pytania

Powiązane tematy

#eiti #pssc #mgr

Inne tryby

Nauka Test Powtórzenie