Fiszki
PSSC
Test w formie fiszek EITI PSSC MGR
Ilość pytań: 40
Rozwiązywany: 1986 razy
Etapem projektu systemu najbardziej wpływającym na jego parametry jest:
symulacja systemu
podział HW/SW
lista zalet i wad
weryfikacja systemu
podział HW/SW
Na etapie integracji systemu najbardziej typowym działaniem jest:
weryfikacja modelu sprzętu
zmiana podziału HW/SW
usuwanie błędów w modelu sprzętu
usuwanie błędów oprogramowania
usuwanie błędów oprogramowania
W projektowaniu IP-based
wykorzystujemy bloki hard IP
wykorzystujemy funkcje IP
wykorzystujemy bloki soft IP
wykorzystujemy biblioteki IP
wykorzystujemy bloki hard IP
W projektach platform-based:
można implementować dowolną architekturę
nie stosuje się magistrali
wybór architektury jest ograniczony
nie stosuje się NoC
można implementować dowolną architekturę
Największą wadą projektowania systemowego jest
duży koszt systemu
mała wydajność systemu (moc i szybkość)
trudność testowania systemu
mały time-to-market
mała wydajność systemu (moc i szybkość)
SoC zapewnia:
mniejszy czas projektu
mniejszą szybkośc systemu
mniejszy koszt projektu
mniejszą moc systemu
mniejszy koszt projektu
Układy NoC są alternatywa dla:
magistrali
interfejsów
procesorów wbudowanych
układów rekonfigurowalnych
układów rekonfigurowalnych
Główną zaleta modelowania systemowego jest
optymalność implementacji po syntezie,
dokładność symulacji
szybkość symulacji
łatwość syntezy
szybkość symulacji
Językiem modelowania systemu nie jest:
SystemC
Verilog
C++
SystemVerilog
C++
Przy użyciu języka PSL możliwe jest przeprowadzenie
symulacji funkcjonalnej
weryfikacji funkcjonalnej
symulacji formalnej
weryfikacji formalnej
weryfikacji formalnej
W programie CtoS synteza z poziomu TLM:
jest możliwa dla standardu TLM 1.0
nie jest możliwa
jest możliwa dla standardu TLM 1.0 z pewnymi ograniczeniami
jest możliwa dla standardu TLM 2.0
jest możliwa dla standardu TLM 1.0 z pewnymi ograniczeniami
Opakowania (wrappers) tworzone w trakcie syntezy modelu TLM są typowe dla:
projektowania correspondense-based
projektowania RTL
projektowania funkcjonalnego
projektowania IP-based
projektowania correspondense-based
Proces cthread w SystemC służy do modelowania:
logiki sekwencyjnej
logiki synchronicznej
dowolnej logiki
logiki kombinacyjnej
logiki synchronicznej
Projektowanie na poziomie TLM dotyczy
funkcjonalności
obliczeń
przepływu danych
komunikacji
przepływu danych
Gniazda (sockets) w TLM służą do:
grupowania elementów interfejsów odpowiadających danej stronie komunikacji
wywoływania funkcji
symulowania elementów interfejsów odpowiadających danej stronie komunikacji
wywoływania procesów
grupowania elementów interfejsów odpowiadających danej stronie komunikacji
Standard TLM 2.0 został opracowany głównie w celu:
zwiększania szybkości modelowanych systemów
zwiększania elastyczności w modelowaniu systemów
optymalizacji funkcjonalnej
modelowania magistrali memory-mapped
zwiększania elastyczności w modelowaniu systemów
Kanałem w standardzie TLM jest:
metoda
magistrala
sygnał
funkcja
sygnał
Algorytmy kryptograficzne są łatwo realizowane w sprzęcie dzięki przewadze operacji
permutacji
dodawania
logicznych
mnożenia
logicznych
Potokowanie zwiększa:
okres taktowania
ścieżkę krytyczną
(?)zasoby
współbieżność
okres taktowania
Do działań zwiększających powierzchnię nie należy:
wprowadzenie resetu synchronicznego
wprowadzenie potokowości
wprowadzenie resetu asynchronicznego
równoważenie rejestrów
wprowadzenie potokowości