Pytania i odpowiedzi
PSSC
1.
Etapem projektu systemu najbardziej wpływającym na jego parametry jest:
podział HW/SW
2.
Na etapie integracji systemu najbardziej typowym działaniem jest:
usuwanie błędów oprogramowania
3.
W projektowaniu IP-based
wykorzystujemy bloki hard IP
4.
W projektach platform-based:
można implementować dowolną architekturę
5.
Największą wadą projektowania systemowego jest
mała wydajność systemu (moc i szybkość)
6.
SoC zapewnia:
mniejszy koszt projektu
7.
Układy NoC są alternatywa dla:
układów rekonfigurowalnych
8.
Główną zaleta modelowania systemowego jest
szybkość symulacji
9.
Językiem modelowania systemu nie jest:
C++
10.
Przy użyciu języka PSL możliwe jest przeprowadzenie
weryfikacji formalnej
11.
W programie CtoS synteza z poziomu TLM:
jest możliwa dla standardu TLM 1.0 z pewnymi ograniczeniami
12.
Opakowania (wrappers) tworzone w trakcie syntezy modelu TLM są typowe dla:
projektowania correspondense-based
13.
Proces cthread w SystemC służy do modelowania:
logiki synchronicznej
14.
Projektowanie na poziomie TLM dotyczy
przepływu danych
15.
Gniazda (sockets) w TLM służą do:
grupowania elementów interfejsów odpowiadających danej stronie komunikacji
16.
Standard TLM 2.0 został opracowany głównie w celu:
zwiększania elastyczności w modelowaniu systemów
17.
Kanałem w standardzie TLM jest:
sygnał
18.
Algorytmy kryptograficzne są łatwo realizowane w sprzęcie dzięki przewadze operacji
logicznych
19.
Potokowanie zwiększa:
okres taktowania
20.
Do działań zwiększających powierzchnię nie należy:
wprowadzenie potokowości
21.
Implementacja segmentu danych wykorzystującego liczby zmiennoprzecinkowe:
w przypadku zastosowania języka VHDL wymaga zamiany liczb double na ułamki fixed-point
22.
W środowisku CtoS nie są syntezowalne:
wskaźniki i referencje
23.
Wykorzystywanie liczb fixed-point do implementacji segmentu danych
w przypadku języka Verilog wymaga użycia pakietu implementującego Standard IEE 754
24.
Sposób reprezentacji liczb zmiennoprzecinkowych określonych przez Standard IEE 754 powoduje że:
występują dwie reprezentacje zera (+0 i -1)
25.
Zaletą stosowania reprezentacji fixed-point w porównaniu do reprezentacji floating-point jest to, że
implementacja wymaga mniej zasobów
26.
Wektor "1110" interpretowany jako liczba typu fixed-point w formacie Q0.3 (czyli "1.110") reprezentuje
-0.25
27.
Wektor "sx.xxxx" interpretowany jako liczba typu fixed-point ze znakiem pozwala zapisać liczby:
[-1,0.9375]
28.
Implementacja pętli kombinacyjnych w trakcie syntezy behawioralnej modelu SystemC:
wymaga zastosowania rozwijania i/lub rozcinania
29.
Czy potokowanie pętli modelu SystemC może być wykonane dla dowolnej wartości parametru
nie, jeśli występuje konflikt operacji zapisu/odczytu w różnych stopniach potoku
30.
Który z języków opisu sprzętu posiada własny system asercji pozwalający na przeprowadzenie (...)
SystemVerilog
31.
Logika temporalna służy do definiowania zależności pomiędzy wyrażeniami logicznymi zachodzącymi w czasie. Które z poniższych wyrażeń oznacza: "jeśli req jest ustawiony w bieżącym cyklu, to ack ustawiony będzie kiedyś w przyszłości".
always (req-&rt;eventually !ack)
32.
Weryfikacja formalna
nie wymaga przeprowadzania symulacji
33.
Parametry czasowe komórek standardowych są w przypadku współczesnych technologii opisywane za pomocą
2-wymiarowego modelu nieliniowego
34.
Analiza zależności czasowych (STA)
nie może być zastosowana do układów kombinacyjnych zawierających sprzężenie zwrotne
35.
Która z poniższych analiz STA służy do badania, czy dane z wyjścia Q przerzutnika docierają do wejścia D następnego przerzutnika dostatecznie wcześnie przed kolejnym aktywnym zboczem:
setup timing check
36.
Rozrzut czasów propagacji sygnału zegarowego (clock skew) powoduje, żę w trakcie syntezy logicznej okres sygnału zegarowego ulega efektywnie
wydłużeniu
37.
W trakcie syntezy drzewa buforów sygnału zegarowego następuje
wyrównanie opóźnień sygnału zegarowego na wszystkich ścieżkach od wejścia zegarowego układu do wejścia przerzutników
38.
Specyfikując ograniczenia projektowe dla syntezy układu sekwencyjnego należy podać następujące parametry sygnału zegarowego
okres
39.
Specyfikując ograniczenia projektowe dla syntezy układu kombinacyjnego
określenie zależności czasowych pomiędzy wejściami i wyjściami
40.
We współczesnych systemach CAD synteza logiczna i synteza topografii
są wzajemnie od siebie zależne