Ucz się szybciej
Testy Fiszki Notatki
Zaloguj  

Fiszki

PSSC

Test w formie fiszek EITI PSSC MGR
Ilość pytań: 40 Rozwiązywany: 3000 razy
Etapem projektu systemu najbardziej wpływającym na jego parametry jest:
weryfikacja systemu
symulacja systemu
podział HW/SW
lista zalet i wad
podział HW/SW
Na etapie integracji systemu najbardziej typowym działaniem jest:
usuwanie błędów oprogramowania
usuwanie błędów w modelu sprzętu
zmiana podziału HW/SW
weryfikacja modelu sprzętu
usuwanie błędów oprogramowania
W projektowaniu IP-based
wykorzystujemy bloki soft IP
wykorzystujemy biblioteki IP
wykorzystujemy bloki hard IP
wykorzystujemy funkcje IP
wykorzystujemy bloki hard IP
W projektach platform-based:
można implementować dowolną architekturę
nie stosuje się NoC
wybór architektury jest ograniczony
nie stosuje się magistrali
można implementować dowolną architekturę
Największą wadą projektowania systemowego jest
trudność testowania systemu
mała wydajność systemu (moc i szybkość)
duży koszt systemu
mały time-to-market
mała wydajność systemu (moc i szybkość)
SoC zapewnia:
mniejszy czas projektu
mniejszą szybkośc systemu
mniejszy koszt projektu
mniejszą moc systemu
mniejszy koszt projektu
Układy NoC są alternatywa dla:
układów rekonfigurowalnych
magistrali
procesorów wbudowanych
interfejsów
układów rekonfigurowalnych
Główną zaleta modelowania systemowego jest
dokładność symulacji
szybkość symulacji
łatwość syntezy
optymalność implementacji po syntezie,
szybkość symulacji
Językiem modelowania systemu nie jest:
Verilog
SystemC
C++
SystemVerilog
C++
Przy użyciu języka PSL możliwe jest przeprowadzenie
weryfikacji funkcjonalnej
symulacji funkcjonalnej
weryfikacji formalnej
symulacji formalnej
weryfikacji formalnej
W programie CtoS synteza z poziomu TLM:
jest możliwa dla standardu TLM 2.0
jest możliwa dla standardu TLM 1.0 z pewnymi ograniczeniami
nie jest możliwa
jest możliwa dla standardu TLM 1.0
jest możliwa dla standardu TLM 1.0 z pewnymi ograniczeniami
Opakowania (wrappers) tworzone w trakcie syntezy modelu TLM są typowe dla:
projektowania IP-based
projektowania RTL
projektowania correspondense-based
projektowania funkcjonalnego
projektowania correspondense-based
Proces cthread w SystemC służy do modelowania:
logiki synchronicznej
logiki sekwencyjnej
dowolnej logiki
logiki kombinacyjnej
logiki synchronicznej
Projektowanie na poziomie TLM dotyczy
obliczeń
przepływu danych
komunikacji
funkcjonalności
przepływu danych
Gniazda (sockets) w TLM służą do:
wywoływania funkcji
wywoływania procesów
grupowania elementów interfejsów odpowiadających danej stronie komunikacji
symulowania elementów interfejsów odpowiadających danej stronie komunikacji
grupowania elementów interfejsów odpowiadających danej stronie komunikacji
Standard TLM 2.0 został opracowany głównie w celu:
zwiększania elastyczności w modelowaniu systemów
optymalizacji funkcjonalnej
zwiększania szybkości modelowanych systemów
modelowania magistrali memory-mapped
zwiększania elastyczności w modelowaniu systemów
Kanałem w standardzie TLM jest:
metoda
funkcja
magistrala
sygnał
sygnał
Algorytmy kryptograficzne są łatwo realizowane w sprzęcie dzięki przewadze operacji
logicznych
permutacji
dodawania
mnożenia
logicznych
Potokowanie zwiększa:
ścieżkę krytyczną
współbieżność
okres taktowania
(?)zasoby
okres taktowania
Do działań zwiększających powierzchnię nie należy:
wprowadzenie resetu asynchronicznego
wprowadzenie potokowości
wprowadzenie resetu synchronicznego
równoważenie rejestrów
wprowadzenie potokowości
Pokaż kolejne pytania

Powiązane tematy

#eiti #pssc #mgr

Inne tryby

Nauka Test Powtórzenie