Ucz się szybciej
Testy Fiszki Notatki
Zaloguj  

Fiszki

SSP egz

Test w formie fiszek teścik
Ilość pytań: 35 Rozwiązywany: 2209 razy
W Verilog argumentami przypisania ciągłego NIE mogą być
obiekty typu net
fragmenty wektorów
obiekty typu reg
literały
obiekty typu reg
Podstawowym elementem optymalizacyjnym syntezy modelu FSM jest
powierzchnia
wybór architektury
kodowanie stanów
podział na stany
kodowanie stanów
Podstawową różnicą pomiędzy stanem magistrali prostej i złożonej jest
dopuszczalna rozmiar przesyłanych danych
dopuszczalna liczba urządzeń slave
dopuszczalna liczba urządzeń master
dopuszczalna liczba rozkazów (komend)
dopuszczalna liczba urządzeń master
Parametry
w Verilog są podawane w części deklaracynej modułu
istnieją tylko w Verilog
w VHDL są podawane w części deklaracyjnej architektury
istnieją tylko w VHDL
w Verilog są podawane w części deklaracynej modułu
System GALS
ma synchroniczne podsystemy a asynchroniczne interfejsy
jest całkowicie synchroniczny
ma asynchroniczne podsystemy a synchroniczne interfejsy
jest całkowicie asynchroniczny
ma synchroniczne podsystemy a asynchroniczne interfejsy
Utworzenie instancji modułu w Verilog
wymaga zadeklarowania modułu
wymaga wywołania modułu
wszystkie powyższe
wymaga konfiguracji modułu
wymaga wywołania modułu
Układy sterujące to najczęściej
układy przesuwające
układy datapath
układy FSM
układy BST
układy FSM
Proces w VHDL
wykonuje się w chwili 0 jeśli ma listę wrażliwościową
wykonuje się zawsze w chwili 0
nie wykonuje się w chwili 0
wykonuje się w chwili 0 jeśli nie ma listy wrażliwościowej
wykonuje się zawsze w chwili 0
Podstawową jednostką hierarchii w Verilog jest
zadanie (task)
architektura
moduł
jednostka projektowa
moduł
Automatyczne konwersja typów
jest możliwa w Verilog dla wszystkich typów dyskretnych
jest możliwa w VHDL dla większości typów dyskretnych
jest możliwa w VHDL dla wszystkich typów dyskretnych
nie jest w ogóle możliwa w Verilog
jest możliwa w Verilog dla wszystkich typów dyskretnych
Odpowiednikiem instrukcji process (VHDL) w Verilog jest
task
always
initial
fork
always
Magistralą stowarzyszoną ze standerdem TLM jest
PCI
AMBA AXI
żadne z powyższych
OCP
OCP
Największą poprawę parametrów bloku IP uzyskuje się na etapie projektu
schematu logicznego
wyboru architektury i algorytmu
schematu eektrycznego
topografii
wyboru architektury i algorytmu
Najważniejszym kryterium podziału systemu na bloki z punktu widzenia syntezy jest
liczba bramek logicznych
liczba sygnałów wej i wyj
rozmiar słów
liczba połączeń
liczba bramek logicznych
Kluczową rolę w analizie czasowej układów RTL odgrywają
inne czynniki
opóźnienia bramek
opóźnienia komponentów
czasy setup i hold time przerzutników
czasy setup i hold time przerzutników
Początek Pokaż poprzednie pytania

Powiązane tematy

Inne tryby

Nauka Test Powtórzenie