Fiszki
SSP egz
Test w formie fiszek teścik
Ilość pytań: 35
Rozwiązywany: 1915 razy
W Verilog argumentami przypisania ciągłego NIE mogą być
obiekty typu reg
fragmenty wektorów
literały
obiekty typu net
obiekty typu reg
Podstawowym elementem optymalizacyjnym syntezy modelu FSM jest
powierzchnia
podział na stany
wybór architektury
kodowanie stanów
kodowanie stanów
Podstawową różnicą pomiędzy stanem magistrali prostej i złożonej jest
dopuszczalna rozmiar przesyłanych danych
dopuszczalna liczba urządzeń slave
dopuszczalna liczba urządzeń master
dopuszczalna liczba rozkazów (komend)
dopuszczalna liczba urządzeń master
Parametry
w VHDL są podawane w części deklaracyjnej architektury
istnieją tylko w VHDL
istnieją tylko w Verilog
w Verilog są podawane w części deklaracynej modułu
w Verilog są podawane w części deklaracynej modułu
System GALS
jest całkowicie asynchroniczny
ma asynchroniczne podsystemy a synchroniczne interfejsy
ma synchroniczne podsystemy a asynchroniczne interfejsy
jest całkowicie synchroniczny
ma synchroniczne podsystemy a asynchroniczne interfejsy
Utworzenie instancji modułu w Verilog
wszystkie powyższe
wymaga wywołania modułu
wymaga zadeklarowania modułu
wymaga konfiguracji modułu
wymaga wywołania modułu
Układy sterujące to najczęściej
układy FSM
układy przesuwające
układy datapath
układy BST
układy FSM
Proces w VHDL
wykonuje się w chwili 0 jeśli nie ma listy wrażliwościowej
nie wykonuje się w chwili 0
wykonuje się zawsze w chwili 0
wykonuje się w chwili 0 jeśli ma listę wrażliwościową
wykonuje się zawsze w chwili 0
Podstawową jednostką hierarchii w Verilog jest
zadanie (task)
jednostka projektowa
architektura
moduł
moduł
Automatyczne konwersja typów
jest możliwa w Verilog dla wszystkich typów dyskretnych
jest możliwa w VHDL dla większości typów dyskretnych
nie jest w ogóle możliwa w Verilog
jest możliwa w VHDL dla wszystkich typów dyskretnych
jest możliwa w Verilog dla wszystkich typów dyskretnych
Odpowiednikiem instrukcji process (VHDL) w Verilog jest
always
task
fork
initial
always
Magistralą stowarzyszoną ze standerdem TLM jest
żadne z powyższych
AMBA AXI
PCI
OCP
OCP
Największą poprawę parametrów bloku IP uzyskuje się na etapie projektu
schematu logicznego
schematu eektrycznego
topografii
wyboru architektury i algorytmu
wyboru architektury i algorytmu
Najważniejszym kryterium podziału systemu na bloki z punktu widzenia syntezy jest
liczba połączeń
rozmiar słów
liczba bramek logicznych
liczba sygnałów wej i wyj
liczba bramek logicznych
Kluczową rolę w analizie czasowej układów RTL odgrywają
opóźnienia komponentów
inne czynniki
opóźnienia bramek
czasy setup i hold time przerzutników
czasy setup i hold time przerzutników