Fiszki
Systemy wbudowane Politechnika Łódzka WEEIA 2017
Test w formie fiszek
Ilość pytań: 16
Rozwiązywany: 1415 razy
1. Procesor z rodziny ARM:
Jest układem o złożonej architekturze CISC (Complex Instruction Set Computer)
Posiada kilka rejestrow statusowych CPSR (Current Program Status Register)
Posiada 8 bitowa magistrale adresowa
Jest układem o zredukowanej liczbie rozkazow RISC (reduced Instruction Set Komputer)
Posiada kilka rejestrow statusowych CPSR (Current Program Status Register)
Jest układem o zredukowanej liczbie rozkazow RISC (reduced Instruction Set Komputer)
2. Rejestry procesora zrealizowane są w postaci:
Uproszczonych kart perforowanych
Szybkiej pamieci magnetycznej
Szybkiej pamieci dynamicznej
Przerzutnikow pamieci SRAM
Przerzutnikow pamieci SRAM
3. Pamiesci statyczne RAM (Static Random Access Memory)
Moga byc kasowane wylacznie swiatlem ultrafioletowym
Służą miedzy innymi do przechowywania tymczasowych wyników obliczeń
Sa zbudowane z przerzutnikow bistabilnych
Posiadają linie CS służąca do wyboru układu pamięci
Charakteryzują się krotkim czasem dostępu i niewielkim poborem energii
Są rzadko wykorzystywane w systemach wbudowanych ze względu na duży koszt produkcji
Sluza do buforowania danych np bufory FIFO, LIFO
Charakteryzuja sie nieulotnoscia przechowywanej informacji
Służą miedzy innymi do przechowywania tymczasowych wyników obliczeń
Sa zbudowane z przerzutnikow bistabilnych
Posiadają linie CS służąca do wyboru układu pamięci
Charakteryzują się krotkim czasem dostępu i niewielkim poborem energii
Sluza do buforowania danych np bufory FIFO, LIFO
4. Tryb pracy FIQ procesora ARM wykorzystywany jest w przypadku, gdy:
Procesor wykona operacje zapisu rejestru CPSR pracując w trybie USER
Procesor rozpocznie wykonywanie nieznanego rozkazu
Podczas wystapienia wyjątku związanego z dostępem do pamieci
Zostanie zgłoszone przerwanie
Zostanie zgłoszone przerwanie
5. Rejestr statusowy CPSR (Current Program Status Register) procesora ARM:
Umożliwia zgłoszenie wyjątku UNDEF
Zawiera informacje o biezacym trybie pracy xxx/ARM
Umozliwia globalne maskowanie przerwan FIQ
Umożliwia zgloszenie wyjatku RESET
Umożliwia globalne wylaczenie przerwan IRQ
Umożliwia zmiane trypu pracy
Umożliwia zgłoszenie wyjatku Abort
Zawiera flagi statusu wykonanych operacji N, Z, C, V
Umożliwia globalne wlaczenie przerwan FIQ
Zawiera informacje o biezacym trybie pracy xxx/ARM
Umozliwia globalne maskowanie przerwan FIQ
Umożliwia globalne wylaczenie przerwan IRQ
Umożliwia zmiane trypu pracy
Zawiera flagi statusu wykonanych operacji N, Z, C, V
Umożliwia globalne wlaczenie przerwan FIQ
6. Port komputera z wyjściem typu otwarty dren:
Jest wykorzystywany w interfejsie I2C
Wymaga użycia rezystora podciągającego
Jest wyposażony w dwa komplementarne tranzystory MOS (z kanalem n oraz z kanałem p)
Wymaga zasilania napięciem przemiennym
Jest wykorzystywany w interfejsie I2C
Wymaga użycia rezystora podciągającego
Rejestry procesora:
Stanowią najwyższy szczebel w hierarchii pamięci (najszybszy dostęp)
Rejestry mapowane na przestrzeń pamięci przechowują ustawienia urządzeń peryferyjnych
Służą zwykle do przechowywania skomplikowanych struktur danych (tablice)
Realizowane są w postaci przerzutników dwustanowych
Stanowią najwyższy szczebel w hierarchii pamięci (najszybszy dostęp)
Rejestry mapowane na przestrzeń pamięci przechowują ustawienia urządzeń peryferyjnych
Realizowane są w postaci przerzutników dwustanowych
Mikroprocesor to układ cyfrowy:
Wyposazony w pamiec programu
Obsługujący przerwania zewnętrzne i danych
Wyposazony w rejestry konfiguracyje, adresowe, danych
Wyposażony w magistralę adresową i danych
Komunikujący się z pamięciami oraz urządzeniami peryferyjnymi przy pomocy magistral
Wyposazony w magistrale do podlaczania pamieci oraz ukladow peryferyjnych
Wyposazony w jedostke arytmetyczno-logiczna ALU
Zbudowany z analogowej jednostki logicznej ALU
Obsługujący przerwania zewnętrzne i danych
Wyposazony w rejestry konfiguracyje, adresowe, danych
Wyposażony w magistralę adresową i danych
Komunikujący się z pamięciami oraz urządzeniami peryferyjnymi przy pomocy magistral
Wyposazony w magistrale do podlaczania pamieci oraz ukladow peryferyjnych
Wyposazony w jedostke arytmetyczno-logiczna ALU
Tryb pracy Abort procesora ARM wykorzystywany jest w przypadku, gdy:
Procesor rozpocznie wykonywanie nieznanego rozkazu
Podczas wystąpienia wyjątku związanego z dostępem do pamięci
Procesor wykona operację zapisu rejestru CPSR pracując w trybie User
Zostanie zgłoszone przerwanie
Podczas wystąpienia wyjątku związanego z dostępem do pamięci
Cechy architektury harwardzkiej:
Rozkazy i dane przechowywane sa w tej samej pamieci
Czesto stosowana w mikrokontrlerach jednoukladowych
Mozliwosc pracy rownoleglej i jednoczesny odczyt danych z pamieci programu oraz danych
Nie da sie rozróżnic danych o rozkazow (instrukcji)
Czesto stosowana w mikrokontrlerach jednoukladowych
Mozliwosc pracy rownoleglej i jednoczesny odczyt danych z pamieci programu oraz danych
Cechy architektury von Neumanna:
Nie da się rozróżnić danych od rozkazów (instrukcji)
Często stosowana w mikrokontrolerach jednoukładowych
Możliwość pracy równoległej jednoczesny odczyt danych z pamięci programu oraz danych
Rozkazy i dane przechowywane są w tej samej pamięci
Nie da się rozróżnić danych od rozkazów (instrukcji)
Rozkazy i dane przechowywane są w tej samej pamięci
Interfejs zgodny ze standardem EIA RS-232
Umożliwia realizacje transmisji szeregowej
Umozliwia realizacje transmisji w obu kierunkach jednoczesnie full0-duplex
Umożliwia realizację transmisji w jednym kierunku w danym czasie (half-duplex)
Umożliwia obsługę kilku urządzeń podrzędnych
Umozliwia realizacje transmisji rownoleglej
Umozliwia realizacje transmisji różnicowej
Umożliwia realizacje transmisji szeregowej
Umozliwia realizacje transmisji w obu kierunkach jednoczesnie full0-duplex
Umożliwia realizację transmisji w jednym kierunku w danym czasie (half-duplex)
Ramka danych interfejsu zgodnego ze standardem EIA RS-232 moze skladac sie z:
8 bitow danych
Pojedynczego bita stopu
12 bitow danych
Podwójnego bitu startu
Pojedynczego bitu startu
Podwojnego bita stopu
8 bitow danych
Pojedynczego bita stopu
Pojedynczego bitu startu
Standard I2C:
Umożliwia realizację transmisji w jednym kierunku w danym czasie (half-duplex)
Umożliwia realizację transmisji w obu kierunkach jednocześnie (full-duplex)
Umozliwia realizacje transmisji szeregowej
Umożliwia realizację transmisji równoległej
Umozliwia realizacje transmisji roznicowej
Obsluge kilku urzadzen podrzednych
Umożliwia realizację transmisji w jednym kierunku w danym czasie (half-duplex)
Umozliwia realizacje transmisji szeregowej
Obsluge kilku urzadzen podrzednych
Interfejs SPI:
Umozliwia realizacje transmisji master multi slave
Do transmisji potrzebuje przynajmniej trzy sygnaly(nie liczac sygnalu masy)
Umozliwia realizacje transmisji multi-master-slave
Umożliwia obsługę kilku urządzeń podrzędnych
Umozliwia realizacje transmisji master slave
Umożliwia realizację transmisji różnicowej
Umozliwia realizacje transmisji master multi slave
Do transmisji potrzebuje przynajmniej trzy sygnaly(nie liczac sygnalu masy)
Umożliwia obsługę kilku urządzeń podrzędnych
Umozliwia realizacje transmisji master slave
Standard USB:
Umozliwia dolaczenie do 127 urzadzena do magistrali
Umożliwia realizację transmisji różnicowej
Umozliwia realizacje transmisji o szybkosci do 5 gb/s- umożliwia transmisję danych w trybie Low lub Full Speed
Umozliwia transmisje danych w trybie izochronicznym
Umożliwia dostarczenie napięcia zasilającego 12 V
Umozliwia automatyczna korelacje bledow
Umozliwia dolaczenie do 127 urzadzena do magistrali
Umożliwia realizację transmisji różnicowej
Umozliwia realizacje transmisji o szybkosci do 5 gb/s- umożliwia transmisję danych w trybie Low lub Full Speed
Umozliwia transmisje danych w trybie izochronicznym
Umozliwia automatyczna korelacje bledow