Ucz się szybciej
Testy Fiszki Notatki
Zaloguj  

Strona 4

SSP egz

Przejdź na Memorizer+
W trybie testu zyskasz:
Brak reklam
Quiz powtórkowy - pozwoli Ci opanować pytania, których nie umiesz
Więcej pytań na stronie testu
Wybór pytań do ponownego rozwiązania
Trzy razy bardziej pojemną historię aktywności
Wykup dostęp
Pytanie 25
System GALS
jest całkowicie synchroniczny
jest całkowicie asynchroniczny
ma synchroniczne podsystemy a asynchroniczne interfejsy
ma asynchroniczne podsystemy a synchroniczne interfejsy
Pytanie 26
Utworzenie instancji modułu w Verilog
wymaga zadeklarowania modułu
wymaga konfiguracji modułu
wszystkie powyższe
wymaga wywołania modułu
Pytanie 27
Układy sterujące to najczęściej
układy datapath
układy FSM
układy przesuwające
układy BST
Pytanie 28
Proces w VHDL
wykonuje się zawsze w chwili 0
wykonuje się w chwili 0 jeśli ma listę wrażliwościową
nie wykonuje się w chwili 0
wykonuje się w chwili 0 jeśli nie ma listy wrażliwościowej
Pytanie 29
Podstawową jednostką hierarchii w Verilog jest
moduł
jednostka projektowa
architektura
zadanie (task)
Pytanie 30
Automatyczne konwersja typów
jest możliwa w VHDL dla wszystkich typów dyskretnych
jest możliwa w Verilog dla wszystkich typów dyskretnych
jest możliwa w VHDL dla większości typów dyskretnych
nie jest w ogóle możliwa w Verilog
Pytanie 31
Odpowiednikiem instrukcji process (VHDL) w Verilog jest
initial
fork
task
always
Pytanie 32
Magistralą stowarzyszoną ze standerdem TLM jest
OCP
żadne z powyższych
AMBA AXI
PCI
Następne pytania Pozostało stron: 1