Ucz się szybciej
Testy Fiszki Notatki
Zaloguj  

Strona 3

SSP egz

Pytanie 17
Zadaniem układu synchronizującego jest
minimalizacja clockstew
unikanie błędów synchronizacji
zapobieganie propagacji stanu metastabilnego w odbiorniku
dopasowanie do szybkości zegara odbiornika
Pytanie 18
Najtrudniejszymi do implementacji sprzętowej układami data path są
układy przesuwające
układy dzielące
układy sumujące
układy mnożące
Pytanie 19
Do podstawowych technik projektowania systemowego NIE należy
modelowanie na poziomie RTL
stosowanie wielopoziomowej abstrakcji
projektowanie hierarchiczne
wspomaganie narzędziami komputerowymi
Pytanie 20
W modelu na poziomie RTL komunikacja bazuje na
wywołaniach podprogramów
wywołaniach funkcji
operacjach na portach
wywołaniach interfejsów
Pytanie 21
W Verilog argumentami przypisania ciągłego NIE mogą być
obiekty typu net
fragmenty wektorów
literały
obiekty typu reg
Pytanie 22
Podstawowym elementem optymalizacyjnym syntezy modelu FSM jest
wybór architektury
powierzchnia
kodowanie stanów
podział na stany
Pytanie 23
Podstawową różnicą pomiędzy stanem magistrali prostej i złożonej jest
dopuszczalna rozmiar przesyłanych danych
dopuszczalna liczba urządzeń slave
dopuszczalna liczba rozkazów (komend)
dopuszczalna liczba urządzeń master
Pytanie 24
Parametry
istnieją tylko w Verilog
w VHDL są podawane w części deklaracyjnej architektury
w Verilog są podawane w części deklaracynej modułu
istnieją tylko w VHDL
Przejdź na Memorizer+
W trybie testu zyskasz:
Brak reklam
Quiz powtórkowy - pozwoli Ci opanować pytania, których nie umiesz
Więcej pytań na stronie testu
Wybór pytań do ponownego rozwiązania
Trzy razy bardziej pojemną historię aktywności
Wykup dostęp
Następne pytania Pozostało stron: 2