Twój wynik: SSP egz
Twój wynik
Wszystkie ({{dataStorage.userResults.answersTotal}})
Prawidłowe ({{dataStorage.userResults.answersGood}})
Błędne ({{dataStorage.userResults.answersBad}})
Pytanie 1
Sterowanie przepływem w AMBA AXI wykorzystuje
handshake 4-fazowy we wszystkich kanałach
handshake 2-fazowy w kanałach danych read i write a 4-fazowy w kanałach adresowych
handshake 2-fazowy we wszystkich kanałach
handshake 4-fazowy w kanałach danych read i write a 2-fazowy w kanałach adresowych
Pytanie 2
Magistrala AMBA AXI ma
2 kanały
3 kanały
5 kanałów
4 kanały
Pytanie 3
Standardem synchronicznym transmisji sygnału akustycznego jest
I2C
SPDIF
I2S
PCI
Pytanie 4
Komórkę standardową możemy uznać za
blok soft IP
standard IEEE
blok programowalny
blok hard IP
Pytanie 5
Bloki proceduralne
nie występują w Verilog
nie występują w VHDL
są ich 2 rodzaje w Verilog a jeden w VHDL
są ich 2 rodzaje w VHDL a jeden w Verilog
Pytanie 6
Dzięki kodowaniu BMC możliwe jest
zmniejszenie linii przesyłowych
zwiększenie szybkości przesyłania
zwiększenie przepustowości
zrealizowanie potoku
Pytanie 7
Wejście przerzutnika w stan metastabilny ma miejsce
przy przekroczeniu granicznego czasu narastania/opadania sygnału danych
zawsze gdy dane zmienią się w okresie pomiędzy setup i hold time przerzutnika
przy przekroczeniu granicznego czasu narastania/opadania sygnału zegarowego
ewentualnie gdy dane zmienią się w okresie pomiędzy setup i hold time przerzutnika
Pytanie 8
Czas wychodzenia ze stanu metastabilnego
jest stały w danej technologii
jest parametrem statycznym niezależnym od technologii
jest parametrem statycznym zależnym od technologii
jest stały i niezależny od technologii
Pytanie 9
Podstawową zaletą algorytmu dzielenia multiply&shift jest
mała złożoność sprzętowa
duża dokładność
łatwość wyboru przybliżenia dzielnika
mała przepustowość
Pytanie 10
Najszybsze sprzętowe realizacje funkcji matematycznych to
wykorzsytanie operacji MAC
złożenie operacji dodawania i mnożenia
wykorzsytanie procesorów DSP
wykorzsytanie LUT
Pytanie 11
Najbardziej złożonym sprzętowo przeształceniem w układzie krytograficznym AES jest
AddRoundKey
MixColumns
ShiftRows
SubBytes
Pytanie 12
Rzowiązania w pełni potokowe stosujemy w układach kryptograficznych w standardzie AES gdy
rzadko zmieniamy klucz i optymalizujemy ze względu na moc
często zmieniamy klucz i optymalizujemy ze względu na przepustowość
często zmieniamy klucz i optymalizujemy ze względu na moc
rzadko zmieniamy klucz i optymalizujemy ze względu na przepustowość
Pytanie 13
Algorytm Goldschmidta jest wykorzystywany do sprzętowego
dodawania
mnożenia
dzielenia
przesuwania
Pytanie 14
Wadą NoC jest
brak możliwości pakietowego przesyłania danych
brak połączeń urządzeń point-to-point
duży pobór mocy
mała przepustowość
Pytanie 15
MAgistrala jest synchroniczna jeśli
w przeysłanych sygnałach zakodowany jest zegar nadajnika
jedną z linii jest sygnał zegarowy
dane są przesyłane synchronicznie z zegarem nadajnika
dane są przesyłane synchronicznie z zegarem odbiornika
Pytanie 16
W protokołach komunikacyjnych przesyłany magistralą sygnał sterujący wykorzystywany jest
do generacji sygnału zegarowego odbiornika
jako sygnał zegarowy przerzutnika buforującego dane w nadajniku
jako sygnał zegarowy przerzutnika przechwytującego dane w odbiorniku
do synchronizacji z zegarem odbiornika
Pytanie 17
Zadaniem układu synchronizującego jest
zapobieganie propagacji stanu metastabilnego w odbiorniku
unikanie błędów synchronizacji
minimalizacja clockstew
dopasowanie do szybkości zegara odbiornika
Pytanie 18
Najtrudniejszymi do implementacji sprzętowej układami data path są
układy przesuwające
układy dzielące
układy mnożące
układy sumujące
Pytanie 19
Do podstawowych technik projektowania systemowego NIE należy
projektowanie hierarchiczne
stosowanie wielopoziomowej abstrakcji
wspomaganie narzędziami komputerowymi
modelowanie na poziomie RTL
Pytanie 20
W modelu na poziomie RTL komunikacja bazuje na
operacjach na portach
wywołaniach podprogramów
wywołaniach interfejsów
wywołaniach funkcji
Pytanie 21
W Verilog argumentami przypisania ciągłego NIE mogą być
literały
obiekty typu reg
obiekty typu net
fragmenty wektorów
Pytanie 22
Podstawowym elementem optymalizacyjnym syntezy modelu FSM jest
powierzchnia
wybór architektury
kodowanie stanów
podział na stany
Pytanie 23
Podstawową różnicą pomiędzy stanem magistrali prostej i złożonej jest
dopuszczalna liczba rozkazów (komend)
dopuszczalna liczba urządzeń master
dopuszczalna liczba urządzeń slave
dopuszczalna rozmiar przesyłanych danych
Pytanie 24
Parametry
istnieją tylko w VHDL
w VHDL są podawane w części deklaracyjnej architektury
w Verilog są podawane w części deklaracynej modułu
istnieją tylko w Verilog
Pytanie 25
System GALS
jest całkowicie synchroniczny
ma asynchroniczne podsystemy a synchroniczne interfejsy
ma synchroniczne podsystemy a asynchroniczne interfejsy
jest całkowicie asynchroniczny
Pytanie 26
Utworzenie instancji modułu w Verilog
wszystkie powyższe
wymaga zadeklarowania modułu
wymaga konfiguracji modułu
wymaga wywołania modułu
Pytanie 27
Układy sterujące to najczęściej
układy datapath
układy BST
układy FSM
układy przesuwające
Pytanie 28
Proces w VHDL
wykonuje się w chwili 0 jeśli ma listę wrażliwościową
nie wykonuje się w chwili 0
wykonuje się w chwili 0 jeśli nie ma listy wrażliwościowej
wykonuje się zawsze w chwili 0
Pytanie 29
Podstawową jednostką hierarchii w Verilog jest
jednostka projektowa
zadanie (task)
architektura
moduł
Pytanie 30
Automatyczne konwersja typów
jest możliwa w VHDL dla większości typów dyskretnych
nie jest w ogóle możliwa w Verilog
jest możliwa w Verilog dla wszystkich typów dyskretnych
jest możliwa w VHDL dla wszystkich typów dyskretnych
Pytanie 31
Odpowiednikiem instrukcji process (VHDL) w Verilog jest
task
fork
always
initial
Pytanie 32
Magistralą stowarzyszoną ze standerdem TLM jest
żadne z powyższych
AMBA AXI
OCP
PCI
Pytanie 33
Największą poprawę parametrów bloku IP uzyskuje się na etapie projektu
schematu logicznego
wyboru architektury i algorytmu
topografii
schematu eektrycznego
Pytanie 34
Najważniejszym kryterium podziału systemu na bloki z punktu widzenia syntezy jest
rozmiar słów
liczba sygnałów wej i wyj
liczba bramek logicznych
liczba połączeń
Pytanie 35
Kluczową rolę w analizie czasowej układów RTL odgrywają
czasy setup i hold time przerzutników
opóźnienia bramek
opóźnienia komponentów
inne czynniki