Twój wynik: PSSC
Twój wynik
Wszystkie ({{dataStorage.userResults.answersTotal}})
Prawidłowe ({{dataStorage.userResults.answersGood}})
Błędne ({{dataStorage.userResults.answersBad}})
Pytanie 1
Etapem projektu systemu najbardziej wpływającym na jego parametry jest:
lista zalet i wad
podział HW/SW
weryfikacja systemu
symulacja systemu
Pytanie 2
Na etapie integracji systemu najbardziej typowym działaniem jest:
zmiana podziału HW/SW
weryfikacja modelu sprzętu
usuwanie błędów w modelu sprzętu
usuwanie błędów oprogramowania
Pytanie 3
W projektowaniu IP-based
wykorzystujemy bloki soft IP
wykorzystujemy funkcje IP
wykorzystujemy biblioteki IP
wykorzystujemy bloki hard IP
Pytanie 4
W projektach platform-based:
nie stosuje się NoC
nie stosuje się magistrali
wybór architektury jest ograniczony
można implementować dowolną architekturę
Pytanie 5
Największą wadą projektowania systemowego jest
duży koszt systemu
mała wydajność systemu (moc i szybkość)
mały time-to-market
trudność testowania systemu
Pytanie 6
SoC zapewnia:
mniejszy koszt projektu
mniejszą moc systemu
mniejszy czas projektu
mniejszą szybkośc systemu
Pytanie 7
Układy NoC są alternatywa dla:
procesorów wbudowanych
układów rekonfigurowalnych
interfejsów
magistrali
Pytanie 8
Główną zaleta modelowania systemowego jest
szybkość symulacji
dokładność symulacji
łatwość syntezy
optymalność implementacji po syntezie,
Pytanie 9
Językiem modelowania systemu nie jest:
C++
Verilog
SystemVerilog
SystemC
Pytanie 10
Przy użyciu języka PSL możliwe jest przeprowadzenie
weryfikacji funkcjonalnej
symulacji funkcjonalnej
symulacji formalnej
weryfikacji formalnej
Pytanie 11
W programie CtoS synteza z poziomu TLM:
jest możliwa dla standardu TLM 2.0
jest możliwa dla standardu TLM 1.0 z pewnymi ograniczeniami
jest możliwa dla standardu TLM 1.0
nie jest możliwa
Pytanie 12
Opakowania (wrappers) tworzone w trakcie syntezy modelu TLM są typowe dla:
projektowania RTL
projektowania correspondense-based
projektowania funkcjonalnego
projektowania IP-based
Pytanie 13
Proces cthread w SystemC służy do modelowania:
logiki sekwencyjnej
logiki kombinacyjnej
dowolnej logiki
logiki synchronicznej
Pytanie 14
Projektowanie na poziomie TLM dotyczy
przepływu danych
funkcjonalności
komunikacji
obliczeń
Pytanie 15
Gniazda (sockets) w TLM służą do:
symulowania elementów interfejsów odpowiadających danej stronie komunikacji
wywoływania funkcji
grupowania elementów interfejsów odpowiadających danej stronie komunikacji
wywoływania procesów
Pytanie 16
Standard TLM 2.0 został opracowany głównie w celu:
zwiększania elastyczności w modelowaniu systemów
modelowania magistrali memory-mapped
optymalizacji funkcjonalnej
zwiększania szybkości modelowanych systemów
Pytanie 17
Kanałem w standardzie TLM jest:
funkcja
magistrala
metoda
sygnał
Pytanie 18
Algorytmy kryptograficzne są łatwo realizowane w sprzęcie dzięki przewadze operacji
mnożenia
dodawania
logicznych
permutacji
Pytanie 19
Potokowanie zwiększa:
okres taktowania
współbieżność
ścieżkę krytyczną
(?)zasoby
Pytanie 20
Do działań zwiększających powierzchnię nie należy:
wprowadzenie resetu asynchronicznego
wprowadzenie potokowości
równoważenie rejestrów
wprowadzenie resetu synchronicznego
Pytanie 21
Implementacja segmentu danych wykorzystującego liczby zmiennoprzecinkowe:
w przypadku zastosowania języka Verilog wymaga użycia pakietu implementującego Standard IEE 754
jest łatwa bo liczby typu double są syntezowalne
nie jest możliwa w przypadku zastosowania języka SystemC
w przypadku zastosowania języka VHDL wymaga zamiany liczb double na ułamki fixed-point
Pytanie 22
W środowisku CtoS nie są syntezowalne:
wskaźniki i referencje
liczby zmiennoprzecinkowe określone przez Standard IEE 754
zmienne globalne
dziedziczenie
Pytanie 23
Wykorzystywanie liczb fixed-point do implementacji segmentu danych
jest zbędne bo liczby typu double są syntezowalne
nie jest możliwe w przypadku języka SystemC
w przypadku języka Verilog wymaga użycia pakietu implementującego Standard IEE 754
Pytanie 24
Sposób reprezentacji liczb zmiennoprzecinkowych określonych przez Standard IEE 754 powoduje że:
występują dwie reprezentacje zera (+0 i -1)
bardzo małe co do moduły liczby są reprezentowane jako NaN
można zapisać dowolnie duże liczby
mantysa i wykładnik muszą być reprezentowane przez wektory o tej samej długości
Pytanie 25
Zaletą stosowania reprezentacji fixed-point w porównaniu do reprezentacji floating-point jest to, że
implementacja wymaga mniej zasobów
brak jest normalizacji
nie istnieje problem przepełnienia
zakres wartości liczb jest wąski i sztywny
Pytanie 26
Wektor "1110" interpretowany jako liczba typu fixed-point w formacie Q0.3 (czyli "1.110") reprezentuje
-0.25
+0.5
+0.25
-0.5
Pytanie 27
Wektor "sx.xxxx" interpretowany jako liczba typu fixed-point ze znakiem pozwala zapisać liczby:
[-16,15]
[-0.01,0.01]
[-64,60]
[-1,0.9375]
Pytanie 28
Implementacja pętli kombinacyjnych w trakcie syntezy behawioralnej modelu SystemC:
Wymaga zawsze wstawienia instrukcji wait()
wymaga zastosowania rozwijania i/lub rozcinania
nie wymaga żadnych specjalnych zabiegów
Pytanie 29
Czy potokowanie pętli modelu SystemC może być wykonane dla dowolnej wartości parametru
nie, jeśli występuje konflikt operacji zapisu/odczytu w różnych stopniach potoku
tak, jeśli liczba iteracji jest mniejsza niż 10
tak
Pytanie 30
Który z języków opisu sprzętu posiada własny system asercji pozwalający na przeprowadzenie (...)
VHDL
SystemVerilog
SystemC
Pytanie 31
Logika temporalna służy do definiowania zależności pomiędzy wyrażeniami logicznymi zachodzącymi w czasie. Które z poniższych wyrażeń oznacza: "jeśli req jest ustawiony w bieżącym cyklu, to ack ustawiony będzie kiedyś w przyszłości".
always (req-&rt;eventually !ack)
never !(req-&rt;next ack)
always(req-&rt;next ack)
Pytanie 32
Weryfikacja formalna
wykorzystuje ten sam zbiór pobudzeń jaki zastosowano podczas weryfikacji funkcjonalnej
nie wymaga przeprowadzania symulacji
wymaga wykonania symulacji dla specjalnie przygotowanego zbioru pobudzeń
Pytanie 33
Parametry czasowe komórek standardowych są w przypadku współczesnych technologii opisywane za pomocą
modelu liniowego
2-wymiarowego modelu nieliniowego
Pytanie 34
Analiza zależności czasowych (STA)
służy do badania propagacji wartości sygnałów 0, 1, X i Z
nie może być zastosowana do układów kombinacyjnych zawierających sprzężenie zwrotne
wymaga specjalnie przygotowanych pobudzeń
Pytanie 35
Która z poniższych analiz STA służy do badania, czy dane z wyjścia Q przerzutnika docierają do wejścia D następnego przerzutnika dostatecznie wcześnie przed kolejnym aktywnym zboczem:
recovery timing check
setup timing check
hold timing check
removal timing check
Pytanie 36
Rozrzut czasów propagacji sygnału zegarowego (clock skew) powoduje, żę w trakcie syntezy logicznej okres sygnału zegarowego ulega efektywnie
skróceniu
wydłużeniu
Pytanie 37
W trakcie syntezy drzewa buforów sygnału zegarowego następuje
osiągnięcie zerowej wartości parametru określanego terminem clock-skew
eliminowanie struktur typu H-tree i zastępowanie ich strukturami fishbone
eliminowanie struktur typu fishbone i zastępowanie ich drzewami H
wyrównanie opóźnień sygnału zegarowego na wszystkich ścieżkach od wejścia zegarowego układu do wejścia przerzutników
Pytanie 38
Specyfikując ograniczenia projektowe dla syntezy układu sekwencyjnego należy podać następujące parametry sygnału zegarowego
parametr zwany zwyczajowo clock skew
okres
pojemność wejściową portu
czas narastania i opadania zboczy
Pytanie 39
Specyfikując ograniczenia projektowe dla syntezy układu kombinacyjnego
określenie zależności czasowych pomiędzy wejściami i wyjściami
wstawienia rejestru dla sygnałów wyjściowych
zamiany układu kombinacyjnego na sekwencyjny
wstawienia rejestru dla sygnałów wejściowych
Pytanie 40
We współczesnych systemach CAD synteza logiczna i synteza topografii
są wzajemnie od siebie zależne
stanowią jeden etap wykonywany przez ten sam program
to dwa całkowicie niezależne etapy cyklu projektowego