Pytania i odpowiedzi
SSP egz
Zebrane pytania i odpowiedzi do zestawu. teścik
Ilość pytań: 35
Rozwiązywany: 1915 razy
Pytanie 21
W Verilog argumentami przypisania ciągłego NIE mogą być
obiekty typu reg
Pytanie 22
Podstawowym elementem optymalizacyjnym syntezy modelu FSM jest
kodowanie stanów
Pytanie 23
Podstawową różnicą pomiędzy stanem magistrali prostej i złożonej jest
dopuszczalna liczba urządzeń master
Pytanie 24
Parametry
w Verilog są podawane w części deklaracynej modułu
Pytanie 25
System GALS
ma synchroniczne podsystemy a asynchroniczne interfejsy
Pytanie 26
Utworzenie instancji modułu w Verilog
wymaga wywołania modułu
Pytanie 27
Układy sterujące to najczęściej
układy FSM
Pytanie 28
Proces w VHDL
wykonuje się zawsze w chwili 0
Pytanie 29
Podstawową jednostką hierarchii w Verilog jest
moduł
Pytanie 30
Automatyczne konwersja typów
jest możliwa w Verilog dla wszystkich typów dyskretnych
Pytanie 31
Odpowiednikiem instrukcji process (VHDL) w Verilog jest
always
Pytanie 32
Magistralą stowarzyszoną ze standerdem TLM jest
OCP
Pytanie 33
Największą poprawę parametrów bloku IP uzyskuje się na etapie projektu
wyboru architektury i algorytmu
Pytanie 34
Najważniejszym kryterium podziału systemu na bloki z punktu widzenia syntezy jest
liczba bramek logicznych
Pytanie 35
Kluczową rolę w analizie czasowej układów RTL odgrywają
czasy setup i hold time przerzutników