Testy Fiszki Notatki

Zaloguj

Ustawienia

Nauka

SSP egz

Wyświetlane są wszystkie pytania.

Pytanie 25

System GALS

jest całkowicie asynchroniczny

ma asynchroniczne podsystemy a synchroniczne interfejsy

ma synchroniczne podsystemy a asynchroniczne interfejsy

jest całkowicie synchroniczny

Pytanie 26

Utworzenie instancji modułu w Verilog

wszystkie powyższe

wymaga konfiguracji modułu

wymaga wywołania modułu

wymaga zadeklarowania modułu

Pytanie 27

Układy sterujące to najczęściej

układy przesuwające

układy FSM

układy BST

układy datapath

Pytanie 28

Proces w VHDL

nie wykonuje się w chwili 0

wykonuje się zawsze w chwili 0

wykonuje się w chwili 0 jeśli ma listę wrażliwościową

wykonuje się w chwili 0 jeśli nie ma listy wrażliwościowej

Pytanie 29

Podstawową jednostką hierarchii w Verilog jest

jednostka projektowa

moduł

zadanie (task)

architektura

Pytanie 30

Automatyczne konwersja typów

jest możliwa w VHDL dla większości typów dyskretnych

jest możliwa w VHDL dla wszystkich typów dyskretnych

nie jest w ogóle możliwa w Verilog

jest możliwa w Verilog dla wszystkich typów dyskretnych

Pytanie 31

Odpowiednikiem instrukcji process (VHDL) w Verilog jest

fork

always

task

initial

Pytanie 32

Magistralą stowarzyszoną ze standerdem TLM jest

OCP

żadne z powyższych

PCI

AMBA AXI

Przejdź na Memorizer+

W trybie nauki zyskasz:

Brak reklam

Quiz powtórkowy - pozwoli Ci opanować pytania, których nie umiesz

Więcej pytań na stronie testu

Wybór pytań do ponownego rozwiązania

Trzy razy bardziej pojemną historię aktywności

Wykup dostęp

Następne pytania Pozostało stron: 1

Wykryliśmy, że blokujesz reklamy na naszej stronie. Aby dokończyć naukę i uzyskać dostęp do podsumowania odblokuj wyświetlanie reklam lub skubskrybuj plan Memorizer+