Nauka
SSP egz
Wyświetlane są wszystkie pytania.
Pytanie 17
Zadaniem układu synchronizującego jest
unikanie błędów synchronizacji
dopasowanie do szybkości zegara odbiornika
zapobieganie propagacji stanu metastabilnego w odbiorniku
minimalizacja clockstew
Pytanie 18
Najtrudniejszymi do implementacji sprzętowej układami data path są
układy dzielące
układy przesuwające
układy mnożące
układy sumujące
Pytanie 19
Do podstawowych technik projektowania systemowego NIE należy
projektowanie hierarchiczne
wspomaganie narzędziami komputerowymi
stosowanie wielopoziomowej abstrakcji
modelowanie na poziomie RTL
Pytanie 20
W modelu na poziomie RTL komunikacja bazuje na
wywołaniach podprogramów
wywołaniach funkcji
wywołaniach interfejsów
operacjach na portach
Pytanie 21
W Verilog argumentami przypisania ciągłego NIE mogą być
obiekty typu reg
literały
obiekty typu net
fragmenty wektorów
Pytanie 22
Podstawowym elementem optymalizacyjnym syntezy modelu FSM jest
wybór architektury
kodowanie stanów
powierzchnia
podział na stany
Pytanie 23
Podstawową różnicą pomiędzy stanem magistrali prostej i złożonej jest
dopuszczalna liczba urządzeń slave
dopuszczalna liczba rozkazów (komend)
dopuszczalna rozmiar przesyłanych danych
dopuszczalna liczba urządzeń master
Pytanie 24
Parametry
w Verilog są podawane w części deklaracynej modułu
istnieją tylko w VHDL
istnieją tylko w Verilog
w VHDL są podawane w części deklaracyjnej architektury