Twój wynik: SSP egz
Analiza
Wszystkie ({{dataStorage.userResults.answersTotal}})
Prawidłowe ({{dataStorage.userResults.answersGood}})
Do powtórki ({{dataStorage.userResults.answersRepeat}})
Błędne ({{dataStorage.userResults.answersBad}})
Pytanie 1
Sterowanie przepływem w AMBA AXI wykorzystuje
handshake 4-fazowy w kanałach danych read i write a 2-fazowy w kanałach adresowych
handshake 2-fazowy w kanałach danych read i write a 4-fazowy w kanałach adresowych
handshake 2-fazowy we wszystkich kanałach
handshake 4-fazowy we wszystkich kanałach
Pytanie 2
Magistrala AMBA AXI ma
2 kanały
3 kanały
5 kanałów
4 kanały
Pytanie 3
Standardem synchronicznym transmisji sygnału akustycznego jest
I2C
I2S
PCI
SPDIF
Pytanie 4
Komórkę standardową możemy uznać za
standard IEEE
blok hard IP
blok programowalny
blok soft IP
Pytanie 5
Bloki proceduralne
nie występują w Verilog
są ich 2 rodzaje w Verilog a jeden w VHDL
są ich 2 rodzaje w VHDL a jeden w Verilog
nie występują w VHDL
Pytanie 6
Dzięki kodowaniu BMC możliwe jest
zrealizowanie potoku
zwiększenie przepustowości
zwiększenie szybkości przesyłania
zmniejszenie linii przesyłowych
Pytanie 7
Wejście przerzutnika w stan metastabilny ma miejsce
ewentualnie gdy dane zmienią się w okresie pomiędzy setup i hold time przerzutnika
przy przekroczeniu granicznego czasu narastania/opadania sygnału zegarowego
zawsze gdy dane zmienią się w okresie pomiędzy setup i hold time przerzutnika
przy przekroczeniu granicznego czasu narastania/opadania sygnału danych
Pytanie 8
Czas wychodzenia ze stanu metastabilnego
jest parametrem statycznym zależnym od technologii
jest parametrem statycznym niezależnym od technologii
jest stały i niezależny od technologii
jest stały w danej technologii
Pytanie 9
Podstawową zaletą algorytmu dzielenia multiply&shift jest
duża dokładność
łatwość wyboru przybliżenia dzielnika
mała złożoność sprzętowa
mała przepustowość
Pytanie 10
Najszybsze sprzętowe realizacje funkcji matematycznych to
wykorzsytanie LUT
wykorzsytanie procesorów DSP
złożenie operacji dodawania i mnożenia
wykorzsytanie operacji MAC
Pytanie 11
Najbardziej złożonym sprzętowo przeształceniem w układzie krytograficznym AES jest
SubBytes
ShiftRows
AddRoundKey
MixColumns
Pytanie 12
Rzowiązania w pełni potokowe stosujemy w układach kryptograficznych w standardzie AES gdy
rzadko zmieniamy klucz i optymalizujemy ze względu na przepustowość
często zmieniamy klucz i optymalizujemy ze względu na moc
często zmieniamy klucz i optymalizujemy ze względu na przepustowość
rzadko zmieniamy klucz i optymalizujemy ze względu na moc
Pytanie 13
Algorytm Goldschmidta jest wykorzystywany do sprzętowego
mnożenia
przesuwania
dodawania
dzielenia
Pytanie 14
Wadą NoC jest
mała przepustowość
brak możliwości pakietowego przesyłania danych
duży pobór mocy
brak połączeń urządzeń point-to-point
Pytanie 15
MAgistrala jest synchroniczna jeśli
w przeysłanych sygnałach zakodowany jest zegar nadajnika
jedną z linii jest sygnał zegarowy
dane są przesyłane synchronicznie z zegarem nadajnika
dane są przesyłane synchronicznie z zegarem odbiornika
Pytanie 16
W protokołach komunikacyjnych przesyłany magistralą sygnał sterujący wykorzystywany jest
jako sygnał zegarowy przerzutnika buforującego dane w nadajniku
do generacji sygnału zegarowego odbiornika
jako sygnał zegarowy przerzutnika przechwytującego dane w odbiorniku
do synchronizacji z zegarem odbiornika
Pytanie 17
Zadaniem układu synchronizującego jest
zapobieganie propagacji stanu metastabilnego w odbiorniku
minimalizacja clockstew
dopasowanie do szybkości zegara odbiornika
unikanie błędów synchronizacji
Pytanie 18
Najtrudniejszymi do implementacji sprzętowej układami data path są
układy sumujące
układy dzielące
układy mnożące
układy przesuwające
Pytanie 19
Do podstawowych technik projektowania systemowego NIE należy
modelowanie na poziomie RTL
projektowanie hierarchiczne
wspomaganie narzędziami komputerowymi
stosowanie wielopoziomowej abstrakcji
Pytanie 20
W modelu na poziomie RTL komunikacja bazuje na
wywołaniach funkcji
wywołaniach interfejsów
operacjach na portach
wywołaniach podprogramów
Pytanie 21
W Verilog argumentami przypisania ciągłego NIE mogą być
obiekty typu reg
literały
obiekty typu net
fragmenty wektorów
Pytanie 22
Podstawowym elementem optymalizacyjnym syntezy modelu FSM jest
powierzchnia
podział na stany
kodowanie stanów
wybór architektury
Pytanie 23
Podstawową różnicą pomiędzy stanem magistrali prostej i złożonej jest
dopuszczalna liczba rozkazów (komend)
dopuszczalna liczba urządzeń slave
dopuszczalna rozmiar przesyłanych danych
dopuszczalna liczba urządzeń master
Pytanie 24
Parametry
w Verilog są podawane w części deklaracynej modułu
istnieją tylko w Verilog
istnieją tylko w VHDL
w VHDL są podawane w części deklaracyjnej architektury
Pytanie 25
System GALS
jest całkowicie synchroniczny
ma synchroniczne podsystemy a asynchroniczne interfejsy
jest całkowicie asynchroniczny
ma asynchroniczne podsystemy a synchroniczne interfejsy
Pytanie 26
Utworzenie instancji modułu w Verilog
wymaga wywołania modułu
wymaga zadeklarowania modułu
wszystkie powyższe
wymaga konfiguracji modułu
Pytanie 27
Układy sterujące to najczęściej
układy datapath
układy przesuwające
układy FSM
układy BST
Pytanie 28
Proces w VHDL
wykonuje się w chwili 0 jeśli ma listę wrażliwościową
nie wykonuje się w chwili 0
wykonuje się w chwili 0 jeśli nie ma listy wrażliwościowej
wykonuje się zawsze w chwili 0
Pytanie 29
Podstawową jednostką hierarchii w Verilog jest
moduł
zadanie (task)
architektura
jednostka projektowa
Pytanie 30
Automatyczne konwersja typów
jest możliwa w Verilog dla wszystkich typów dyskretnych
jest możliwa w VHDL dla większości typów dyskretnych
nie jest w ogóle możliwa w Verilog
jest możliwa w VHDL dla wszystkich typów dyskretnych
Pytanie 31
Odpowiednikiem instrukcji process (VHDL) w Verilog jest
fork
always
initial
task
Pytanie 32
Magistralą stowarzyszoną ze standerdem TLM jest
OCP
żadne z powyższych
AMBA AXI
PCI
Pytanie 33
Największą poprawę parametrów bloku IP uzyskuje się na etapie projektu
wyboru architektury i algorytmu
topografii
schematu logicznego
schematu eektrycznego
Pytanie 34
Najważniejszym kryterium podziału systemu na bloki z punktu widzenia syntezy jest
liczba sygnałów wej i wyj
liczba połączeń
rozmiar słów
liczba bramek logicznych
Pytanie 35
Kluczową rolę w analizie czasowej układów RTL odgrywają
inne czynniki
opóźnienia komponentów
czasy setup i hold time przerzutników
opóźnienia bramek