Fiszki
Ucyf pytania
Test w formie fiszek Ucyf
Ilość pytań: 37
Rozwiązywany: 3323 razy
Podstawowe typy danych zdefiniowane są w pakiecie
STANDARD
STD_LOGIC_1164
STD
IEEE
STANDARD
Niesentyzowalna klasa to
komponent
zmienna
plik
sygnał
plik
Kod podprogramów można umieszczać w
deklaracja pakietu(package)
deklaracja jednostki(entity)
części instrukcyjnej architektury
części deklaracyjnej architektury
części deklaracyjnej architektury
Obiekty typu std_logic mom przyjmowac:
9 wartości
4 wartości
7 wartości
2 wartości
9 wartości
Instrukcją niesyntezowalną jest
wait for
while loop
wait until
wait on
wait for
Zmienna może być deklarowana w:
w części deklaracyjnej architektury
w komponencie
w części deklaracyjnej procesu
w module entity
w części deklaracyjnej procesu
Aby zmniejszyć opóźnienie pomiędzy bramką A i B należy:
zmniejszyć szerokości kanałów tranzystorów w bramce B
zwiększyć szerokości kanałów w obu bramkach
zwiększyć długość połączenia pomiędzy bramkami
zmniejszyć szerokości kanałów tranzystorów w bramce
zmniejszyć szerokości kanałów tranzystorów w bramce B
Aby tranzystor NMOS przewodził należy:
podać '0' na bramkę tranzystora
podać '1' na dren tranzystora
podać '0' na dren tranzystora
podać '1'na bramkę tranzystora
podać '1'na bramkę tranzystora
Podstawowa komórka pamięci statycznej w technologii CMOS zawiera:
2 zatrzaski
2 zatrzaski i 2 bramki transmisyjne
zatrzask i 2 bramki transmisyjne
8 tranzystorów
zatrzask i 2 bramki transmisyjne
Zatrzask D w technologii CMOS zawiera:
2 bramki statyczne w pętli sprzężenia zwrotnego
2 pętle sprzężenia zwrotnego
2 bramki statyczne połączone szeregowo
2 bramki statyczne w pętli sprzężenia zwrotnego
lit_t: process
signal IN1, IN2 : integer;
variable B1, B2 : bit_vector(7 downto 0);
begin
IN1 <= 100;
IN2 := 2#11111111#;
B1 <= "11110000";
B2 := "FF";
end process;
Prawidłowe jest przypisanie do:
B1
B3
IN1
IN2
IN1
Jako „1 logiczne interpretowane jest napięcie:
dodatnie
o innej ustalonej wartości
bliskie napięciu zasilania
bliskie połowy napięcia zasilania
bliskie napięciu zasilania
Obserwowalność jest miarą
poprawności końcowego układu (implementacji)
poprawności modelu układu
zdolności modelu do weryfikacji wartości sygnałów
zdolności układu do sprawdzenia wartości sygnałów
zdolności układu do sprawdzenia wartości sygnałów
2-wejściowa bramka AND w technologii CMOS zawiera:
3 tranzystory NMOS połączone równolegle i 3 tranzystory PMOS szeregowo
2 tranzystory NMOS połączone szeregowo i 2 tranzystory PMOS równolegle
2 tranzystory NMOS połączone równolegle i 2 tranzystory PMOS szeregowo + inwerter
2 tranzystory NMOS połączone szeregowo i 2 tranzystory PMOS równolegle + inwerter
2 tranzystory NMOS połączone szeregowo i 2 tranzystory PMOS równolegle
Ścieżka krawędziowa(brzegowa)
zawiera rejestr przesuwający zbudowany z przerzutników z trybem skanowania
zawiera rejestr równoległy zbudowany z przerzutników z trybem testowania
zawiera rejestr przesuwający zbudowany z zatrzasków
zawiera rejestr przesuwający zbudowany z przerzutników z resetem
zawiera rejestr równoległy zbudowany z przerzutników z trybem testowania
Podstawową operacją sprzętową w układach kryptograficznych DES jest
permutacja
sumowanie
mnożenie
rotacja
permutacja
Język PSL służy do
testowania modelu
symulacji modelu
weryfikacji formalnej modelu
syntezy
weryfikacji formalnej modelu