Zaloguj

Fiszki

Ucyf pytania

Test w formie fiszek Ucyf

Ilość pytań: 37 Rozwiązywany: 3327 razy

Inwerter trójstanowy ma:

2 wejścia i jedno wyjście

jedno wejście i jedno wyjście

jedno wejście i 2 wyjścia

2 wejścia i 2 wyjścia

2 wejścia i jedno wyjście

2-wejściowa bramka NOR w technologii CMOS zawiera:

2 tranzystory NMOS połączone równolegle i 2 tranzystory PMOS szeregowo 4- inwerter

2 tranzystory NMOS połączone szeregowo i 2 tranzystory PMOS równolegle + inwerter

2 tranzystory NMOS połączone równolegle i 2 tranzystory PMOS szeregowo

3 tranzystory NMOS połączone równolegle i 3 tranzystory PMOS szeregowo

2 tranzystory NMOS połączone równolegle i 2 tranzystory PMOS szeregowo

W układach CMOS jako „O logiczne interpretowane jest napięcie:

bliskie połowy napięcia zasilania

o innej ustalonej wartości

bliskie napięciu zasilania

bliskie masie

Przerzutnik D w technologii CMOS zawiera:

pętlę sprzężenia zwrotnego

4 bramki transmisyjne

2 bramki transmisyjne

2 pętle sprzężenia zwrotnego

2 bramki transmisyjne

Podstawowa komórka pamięci statycznej w technologii CMOS zawiera:

zatrzask i 2 bramki transmisyjne

8 tranzystorów

2 zatrzaski

2 zatrzaski i 2 bramki transmisyjne

zatrzask i 2 bramki transmisyjne

W tranzystorze PMOS:

w nieprzewodzeniu kanał wykazuje przewodnictwo typu 'p'

w przewodzeniu kanał wykazuje przewodnictwo typu 'p'

źródło i dren są typu 'p'

źródło i dren są typu 'n'

źródło i dren są typu 'p'

Zwiększenie szybkości zegara systemowego:

zmniejsza pobór mocy dynamicznej

zmniejsza pobór mocy statycznej

zwiększa pobór mocy dynamicznej

zwiększa pobór mocy statycznej

zwiększa pobór mocy dynamicznej

Najbardziej czasochłonnym etapem projektu układu scalonego jest

opracowanie modelu logicznego

weryfikacja

synteza logiczna

synteza topografii

weryfikacja

O minimalnym okresie zegara w układach FSM decyduje

opóźnienie rejestru stanów i czas trzymania rejestru stanów

opóźnienie rejestru stanów i czas ustawiania rejestru stanów

opóźnienie rejestru stanów, czas trzymania rejestru stanów i opóźnienie logiki stanu następneggo

opóźnienie rejestru stanów, czas ustawiania rejestru stanów i opóźnienie logiki stanu następneggo

W układzie jak na rysunku największy wpływ na wzrost opóźnienia ma:

wzrost pojemności wyjściowej bramek obciążających

wzrost rezystancji wyjściowej bramek obciążających

wzrost pojemności wejściowej bramek obciążających

wzrost rezystancji wejściowej bramek obciążających

wzrost pojemności wejściowej bramek obciążających

Sterowalność jest miarą:

zdolności układu do testowania

poprawności modelu układu

zdolności modelu do weryfikacji

poprawności końcowego układu(implementacji)

zdolności układu do testowania

Rejestr przesuwający z wejściem skanującym jest zawarty w

układach JTAG

układach ścieżki krawędziowej

pamięciach

magistralach

układach ścieżki krawędziowej

Podstawową operacją sprzętową w filtrach cyfrowych jest:

mnożenie

permutacja

sumowanie

mnożenie i akumulacja

2-wejściowa bramka NAND w technologii CMOS zawiera

2 tranzystory NMOS połączone szeregowo i 2 tranzystory PMOS połączone szeregowo

2 tranzystory NMOS połączone równolegle i 2 tranzystory PMOS połączone równolegle

2 tranzystory NMOS połączone szeregowo i 2 tranzystory PMOS polączone równolegle

2 tranzystory NMOS połączone równolegle i 2 tranzystory PN105 połączone szeregowo

2 tranzystory NMOS połączone szeregowo i 2 tranzystory PMOS polączone równolegle

Najważniejszą cechą języka PSL jest wspomaganie:

syntezy modelu

weryfikacji formalnej modelu

testowania modelu

symulacji load

weryfikacji formalnej modelu

Typowy zatrzask w technologii CMOS zawiera:

2 inwertery połączone równolegle

2 inwertery w pętli sprzężenia zwrotnego

2 inwertory połączone szeregowo

2 pętle sprzężenia zwrotnego

2 inwertery w pętli sprzężenia zwrotnego

Podstawowa komórka pamięci statycznej w technologii CMOS zawiera

8 tranzystorów

4 tranzystory

10 tranzystorów

6 tranzystorów

4 tranzystory

Aby tranzystor NMOS przewodził należy

podać 0 na dren tranzystora

podać 0 na bramkę tranzystora

podać 1 na bramkę tranzystora

podać 1 na dren tranzystora

podać 1 na bramkę tranzystora

Opóźnienie pomiędzy bramką A i B jest największe gdy

bramka A i bramka B mają duże szerokości kanałów tranzystorów

bramka A ma duże, a bramka B ma małe szerokości kanałów tranzystorów

bramka A ma małe, a bramka B ma duże szerokości kanałów tranzystorów

bramka A i bramka B mają małe szerokości kanałów tranzystorów

bramka A ma małe, a bramka B ma duże szerokości kanałów tranzystorów

Obiekty typu std_logic mogą przyjmować

9 wartości

2 wartości

4 wartości

7 wartości

9 wartości

Pokaż kolejne pytania

Powiązane tematy

Inne tryby

Nauka Test Powtórzenie