Strona 2
Ucyf pytania
Pytanie 9
O minimalnym okresie zegara w układach FSM decyduje
opóźnienie rejestru stanów, czas trzymania rejestru stanów i opóźnienie logiki stanu następneggo
opóźnienie rejestru stanów i czas ustawiania rejestru stanów
opóźnienie rejestru stanów, czas ustawiania rejestru stanów i opóźnienie logiki stanu następneggo
opóźnienie rejestru stanów i czas trzymania rejestru stanów
Pytanie 10
W układzie jak na rysunku największy wpływ na wzrost opóźnienia ma:
wzrost rezystancji wyjściowej bramek obciążających
wzrost pojemności wejściowej bramek obciążających
wzrost pojemności wyjściowej bramek obciążających
wzrost rezystancji wejściowej bramek obciążających
Pytanie 11
Sterowalność jest miarą:
poprawności modelu układu
poprawności końcowego układu(implementacji)
zdolności układu do testowania
zdolności modelu do weryfikacji
Pytanie 12
Rejestr przesuwający z wejściem skanującym jest zawarty w
układach ścieżki krawędziowej
pamięciach
magistralach
układach JTAG
Pytanie 13
Podstawową operacją sprzętową w filtrach cyfrowych jest:
mnożenie i akumulacja
mnożenie
sumowanie
permutacja
Pytanie 14
2-wejściowa bramka NAND w technologii CMOS zawiera
2 tranzystory NMOS połączone szeregowo i 2 tranzystory PMOS polączone równolegle
2 tranzystory NMOS połączone szeregowo i 2 tranzystory PMOS połączone szeregowo
2 tranzystory NMOS połączone równolegle i 2 tranzystory PMOS połączone równolegle
2 tranzystory NMOS połączone równolegle i 2 tranzystory PN105 połączone szeregowo
Pytanie 15
Najważniejszą cechą języka PSL jest wspomaganie:
weryfikacji formalnej modelu
testowania modelu
symulacji load
syntezy modelu
Pytanie 16
Typowy zatrzask w technologii CMOS zawiera:
2 inwertery w pętli sprzężenia zwrotnego
2 pętle sprzężenia zwrotnego
2 inwertory połączone szeregowo
2 inwertery połączone równolegle