Fiszki
Systemy wbudowane Politechnika Łódzka WEEIA 2017
Test w formie fiszek
Ilość pytań: 16
Rozwiązywany: 1152 razy
1. Procesor z rodziny ARM:
Jest układem o złożonej architekturze CISC (Complex Instruction Set Computer)
Jest układem o zredukowanej liczbie rozkazow RISC (reduced Instruction Set Komputer)
Posiada 8 bitowa magistrale adresowa
Posiada kilka rejestrow statusowych CPSR (Current Program Status Register)
Jest układem o zredukowanej liczbie rozkazow RISC (reduced Instruction Set Komputer)
Posiada kilka rejestrow statusowych CPSR (Current Program Status Register)
2. Rejestry procesora zrealizowane są w postaci:
Przerzutnikow pamieci SRAM
Szybkiej pamieci dynamicznej
Szybkiej pamieci magnetycznej
Uproszczonych kart perforowanych
Przerzutnikow pamieci SRAM
3. Pamiesci statyczne RAM (Static Random Access Memory)
Są rzadko wykorzystywane w systemach wbudowanych ze względu na duży koszt produkcji
Charakteryzuja sie nieulotnoscia przechowywanej informacji
Moga byc kasowane wylacznie swiatlem ultrafioletowym
Posiadają linie CS służąca do wyboru układu pamięci
Sa zbudowane z przerzutnikow bistabilnych
Sluza do buforowania danych np bufory FIFO, LIFO
Służą miedzy innymi do przechowywania tymczasowych wyników obliczeń
Charakteryzują się krotkim czasem dostępu i niewielkim poborem energii
Posiadają linie CS służąca do wyboru układu pamięci
Sa zbudowane z przerzutnikow bistabilnych
Sluza do buforowania danych np bufory FIFO, LIFO
Służą miedzy innymi do przechowywania tymczasowych wyników obliczeń
Charakteryzują się krotkim czasem dostępu i niewielkim poborem energii
4. Tryb pracy FIQ procesora ARM wykorzystywany jest w przypadku, gdy:
Zostanie zgłoszone przerwanie
Procesor wykona operacje zapisu rejestru CPSR pracując w trybie USER
Podczas wystapienia wyjątku związanego z dostępem do pamieci
Procesor rozpocznie wykonywanie nieznanego rozkazu
Zostanie zgłoszone przerwanie
5. Rejestr statusowy CPSR (Current Program Status Register) procesora ARM:
Zawiera flagi statusu wykonanych operacji N, Z, C, V
Umożliwia globalne wylaczenie przerwan IRQ
Umożliwia zmiane trypu pracy
Umozliwia globalne maskowanie przerwan FIQ
Umożliwia zgłoszenie wyjątku UNDEF
Umożliwia zgloszenie wyjatku RESET
Umożliwia zgłoszenie wyjatku Abort
Umożliwia globalne wlaczenie przerwan FIQ
Zawiera informacje o biezacym trybie pracy xxx/ARM
Zawiera flagi statusu wykonanych operacji N, Z, C, V
Umożliwia globalne wylaczenie przerwan IRQ
Umożliwia zmiane trypu pracy
Umozliwia globalne maskowanie przerwan FIQ
Umożliwia globalne wlaczenie przerwan FIQ
Zawiera informacje o biezacym trybie pracy xxx/ARM
6. Port komputera z wyjściem typu otwarty dren:
Wymaga zasilania napięciem przemiennym
Jest wyposażony w dwa komplementarne tranzystory MOS (z kanalem n oraz z kanałem p)
Wymaga użycia rezystora podciągającego
Jest wykorzystywany w interfejsie I2C
Wymaga użycia rezystora podciągającego
Jest wykorzystywany w interfejsie I2C
Rejestry procesora:
Rejestry mapowane na przestrzeń pamięci przechowują ustawienia urządzeń peryferyjnych
Służą zwykle do przechowywania skomplikowanych struktur danych (tablice)
Stanowią najwyższy szczebel w hierarchii pamięci (najszybszy dostęp)
Realizowane są w postaci przerzutników dwustanowych
Rejestry mapowane na przestrzeń pamięci przechowują ustawienia urządzeń peryferyjnych
Stanowią najwyższy szczebel w hierarchii pamięci (najszybszy dostęp)
Realizowane są w postaci przerzutników dwustanowych
Mikroprocesor to układ cyfrowy:
Wyposażony w magistralę adresową i danych
Wyposazony w magistrale do podlaczania pamieci oraz ukladow peryferyjnych
Wyposazony w jedostke arytmetyczno-logiczna ALU
Obsługujący przerwania zewnętrzne i danych
Komunikujący się z pamięciami oraz urządzeniami peryferyjnymi przy pomocy magistral
Wyposazony w rejestry konfiguracyje, adresowe, danych
Zbudowany z analogowej jednostki logicznej ALU
Wyposazony w pamiec programu
Wyposażony w magistralę adresową i danych
Wyposazony w magistrale do podlaczania pamieci oraz ukladow peryferyjnych
Wyposazony w jedostke arytmetyczno-logiczna ALU
Obsługujący przerwania zewnętrzne i danych
Komunikujący się z pamięciami oraz urządzeniami peryferyjnymi przy pomocy magistral
Wyposazony w rejestry konfiguracyje, adresowe, danych
Tryb pracy Abort procesora ARM wykorzystywany jest w przypadku, gdy:
Procesor rozpocznie wykonywanie nieznanego rozkazu
Zostanie zgłoszone przerwanie
Procesor wykona operację zapisu rejestru CPSR pracując w trybie User
Podczas wystąpienia wyjątku związanego z dostępem do pamięci
Podczas wystąpienia wyjątku związanego z dostępem do pamięci
Cechy architektury harwardzkiej:
Czesto stosowana w mikrokontrlerach jednoukladowych
Nie da sie rozróżnic danych o rozkazow (instrukcji)
Rozkazy i dane przechowywane sa w tej samej pamieci
Mozliwosc pracy rownoleglej i jednoczesny odczyt danych z pamieci programu oraz danych
Czesto stosowana w mikrokontrlerach jednoukladowych
Mozliwosc pracy rownoleglej i jednoczesny odczyt danych z pamieci programu oraz danych
Cechy architektury von Neumanna:
Rozkazy i dane przechowywane są w tej samej pamięci
Nie da się rozróżnić danych od rozkazów (instrukcji)
Często stosowana w mikrokontrolerach jednoukładowych
Możliwość pracy równoległej jednoczesny odczyt danych z pamięci programu oraz danych
Rozkazy i dane przechowywane są w tej samej pamięci
Nie da się rozróżnić danych od rozkazów (instrukcji)
Interfejs zgodny ze standardem EIA RS-232
Umozliwia realizacje transmisji w obu kierunkach jednoczesnie full0-duplex
Umożliwia realizację transmisji w jednym kierunku w danym czasie (half-duplex)
Umożliwia realizacje transmisji szeregowej
Umożliwia obsługę kilku urządzeń podrzędnych
Umozliwia realizacje transmisji rownoleglej
Umozliwia realizacje transmisji różnicowej
Umozliwia realizacje transmisji w obu kierunkach jednoczesnie full0-duplex
Umożliwia realizację transmisji w jednym kierunku w danym czasie (half-duplex)
Umożliwia realizacje transmisji szeregowej
Ramka danych interfejsu zgodnego ze standardem EIA RS-232 moze skladac sie z:
12 bitow danych
Podwójnego bitu startu
Podwojnego bita stopu
Pojedynczego bitu startu
8 bitow danych
Pojedynczego bita stopu
Pojedynczego bitu startu
8 bitow danych
Pojedynczego bita stopu
Standard I2C:
Umożliwia realizację transmisji w obu kierunkach jednocześnie (full-duplex)
Umozliwia realizacje transmisji roznicowej
Umozliwia realizacje transmisji szeregowej
Umożliwia realizację transmisji równoległej
Umożliwia realizację transmisji w jednym kierunku w danym czasie (half-duplex)
Obsluge kilku urzadzen podrzednych
Umozliwia realizacje transmisji szeregowej
Umożliwia realizację transmisji w jednym kierunku w danym czasie (half-duplex)
Obsluge kilku urzadzen podrzednych
Interfejs SPI:
Umozliwia realizacje transmisji multi-master-slave
Umożliwia realizację transmisji różnicowej
Do transmisji potrzebuje przynajmniej trzy sygnaly(nie liczac sygnalu masy)
Umozliwia realizacje transmisji master multi slave
Umożliwia obsługę kilku urządzeń podrzędnych
Umozliwia realizacje transmisji master slave
Do transmisji potrzebuje przynajmniej trzy sygnaly(nie liczac sygnalu masy)
Umozliwia realizacje transmisji master multi slave
Umożliwia obsługę kilku urządzeń podrzędnych
Umozliwia realizacje transmisji master slave
Standard USB:
Umozliwia dolaczenie do 127 urzadzena do magistrali
Umożliwia dostarczenie napięcia zasilającego 12 V
Umożliwia realizację transmisji różnicowej
Umozliwia transmisje danych w trybie izochronicznym
Umozliwia automatyczna korelacje bledow
Umozliwia realizacje transmisji o szybkosci do 5 gb/s- umożliwia transmisję danych w trybie Low lub Full Speed
Umozliwia dolaczenie do 127 urzadzena do magistrali
Umożliwia realizację transmisji różnicowej
Umozliwia transmisje danych w trybie izochronicznym
Umozliwia automatyczna korelacje bledow
Umozliwia realizacje transmisji o szybkosci do 5 gb/s- umożliwia transmisję danych w trybie Low lub Full Speed