Fiszki
Ucyf pytania
Test w formie fiszek Ucyf
Ilość pytań: 37
Rozwiązywany: 3327 razy
Podstawowe typy danych zdefiniowane są w pakiecie
IEEE
STANDARD
STD_LOGIC_1164
STD
STANDARD
Niesentyzowalna klasa to
zmienna
sygnał
plik
komponent
plik
Kod podprogramów można umieszczać w
części instrukcyjnej architektury
części deklaracyjnej architektury
deklaracja jednostki(entity)
deklaracja pakietu(package)
części deklaracyjnej architektury
Obiekty typu std_logic mom przyjmowac:
4 wartości
7 wartości
9 wartości
2 wartości
9 wartości
Instrukcją niesyntezowalną jest
wait for
wait on
while loop
wait until
wait for
Zmienna może być deklarowana w:
w module entity
w komponencie
w części deklaracyjnej procesu
w części deklaracyjnej architektury
w części deklaracyjnej procesu
Aby zmniejszyć opóźnienie pomiędzy bramką A i B należy:
zmniejszyć szerokości kanałów tranzystorów w bramce B
zwiększyć długość połączenia pomiędzy bramkami
zwiększyć szerokości kanałów w obu bramkach
zmniejszyć szerokości kanałów tranzystorów w bramce
zmniejszyć szerokości kanałów tranzystorów w bramce B
Aby tranzystor NMOS przewodził należy:
podać '1'na bramkę tranzystora
podać '0' na dren tranzystora
podać '0' na bramkę tranzystora
podać '1' na dren tranzystora
podać '1'na bramkę tranzystora
Podstawowa komórka pamięci statycznej w technologii CMOS zawiera:
8 tranzystorów
zatrzask i 2 bramki transmisyjne
2 zatrzaski
2 zatrzaski i 2 bramki transmisyjne
zatrzask i 2 bramki transmisyjne
Zatrzask D w technologii CMOS zawiera:
2 bramki statyczne w pętli sprzężenia zwrotnego
2 pętle sprzężenia zwrotnego
2 bramki statyczne połączone szeregowo
2 bramki statyczne w pętli sprzężenia zwrotnego
lit_t: process
signal IN1, IN2 : integer;
variable B1, B2 : bit_vector(7 downto 0);
begin
IN1 <= 100;
IN2 := 2#11111111#;
B1 <= "11110000";
B2 := "FF";
end process;
Prawidłowe jest przypisanie do:
IN1
IN2
B3
B1
IN1
Jako „1 logiczne interpretowane jest napięcie:
dodatnie
o innej ustalonej wartości
bliskie napięciu zasilania
bliskie połowy napięcia zasilania
bliskie napięciu zasilania
Obserwowalność jest miarą
zdolności modelu do weryfikacji wartości sygnałów
poprawności modelu układu
zdolności układu do sprawdzenia wartości sygnałów
poprawności końcowego układu (implementacji)
zdolności układu do sprawdzenia wartości sygnałów
2-wejściowa bramka AND w technologii CMOS zawiera:
3 tranzystory NMOS połączone równolegle i 3 tranzystory PMOS szeregowo
2 tranzystory NMOS połączone szeregowo i 2 tranzystory PMOS równolegle
2 tranzystory NMOS połączone szeregowo i 2 tranzystory PMOS równolegle + inwerter
2 tranzystory NMOS połączone równolegle i 2 tranzystory PMOS szeregowo + inwerter
2 tranzystory NMOS połączone szeregowo i 2 tranzystory PMOS równolegle
Ścieżka krawędziowa(brzegowa)
zawiera rejestr przesuwający zbudowany z zatrzasków
zawiera rejestr równoległy zbudowany z przerzutników z trybem testowania
zawiera rejestr przesuwający zbudowany z przerzutników z trybem skanowania
zawiera rejestr przesuwający zbudowany z przerzutników z resetem
zawiera rejestr równoległy zbudowany z przerzutników z trybem testowania
Podstawową operacją sprzętową w układach kryptograficznych DES jest
mnożenie
rotacja
sumowanie
permutacja
permutacja
Język PSL służy do
syntezy
testowania modelu
symulacji modelu
weryfikacji formalnej modelu
weryfikacji formalnej modelu