Fiszki
PSSC
Test w formie fiszek EITI PSSC MGR
Ilość pytań: 40
Rozwiązywany: 2009 razy
Etapem projektu systemu najbardziej wpływającym na jego parametry jest:
symulacja systemu
podział HW/SW
lista zalet i wad
weryfikacja systemu
podział HW/SW
Na etapie integracji systemu najbardziej typowym działaniem jest:
zmiana podziału HW/SW
weryfikacja modelu sprzętu
usuwanie błędów w modelu sprzętu
usuwanie błędów oprogramowania
usuwanie błędów oprogramowania
W projektowaniu IP-based
wykorzystujemy bloki soft IP
wykorzystujemy biblioteki IP
wykorzystujemy bloki hard IP
wykorzystujemy funkcje IP
wykorzystujemy bloki hard IP
W projektach platform-based:
nie stosuje się magistrali
wybór architektury jest ograniczony
nie stosuje się NoC
można implementować dowolną architekturę
można implementować dowolną architekturę
Największą wadą projektowania systemowego jest
duży koszt systemu
trudność testowania systemu
mały time-to-market
mała wydajność systemu (moc i szybkość)
mała wydajność systemu (moc i szybkość)
SoC zapewnia:
mniejszą szybkośc systemu
mniejszy czas projektu
mniejszy koszt projektu
mniejszą moc systemu
mniejszy koszt projektu
Układy NoC są alternatywa dla:
magistrali
interfejsów
procesorów wbudowanych
układów rekonfigurowalnych
układów rekonfigurowalnych
Główną zaleta modelowania systemowego jest
łatwość syntezy
optymalność implementacji po syntezie,
szybkość symulacji
dokładność symulacji
szybkość symulacji
Językiem modelowania systemu nie jest:
C++
SystemC
Verilog
SystemVerilog
C++
Przy użyciu języka PSL możliwe jest przeprowadzenie
symulacji formalnej
symulacji funkcjonalnej
weryfikacji funkcjonalnej
weryfikacji formalnej
weryfikacji formalnej
W programie CtoS synteza z poziomu TLM:
jest możliwa dla standardu TLM 1.0 z pewnymi ograniczeniami
jest możliwa dla standardu TLM 2.0
jest możliwa dla standardu TLM 1.0
nie jest możliwa
jest możliwa dla standardu TLM 1.0 z pewnymi ograniczeniami
Opakowania (wrappers) tworzone w trakcie syntezy modelu TLM są typowe dla:
projektowania IP-based
projektowania correspondense-based
projektowania funkcjonalnego
projektowania RTL
projektowania correspondense-based
Proces cthread w SystemC służy do modelowania:
logiki synchronicznej
logiki sekwencyjnej
dowolnej logiki
logiki kombinacyjnej
logiki synchronicznej
Projektowanie na poziomie TLM dotyczy
obliczeń
komunikacji
przepływu danych
funkcjonalności
przepływu danych
Gniazda (sockets) w TLM służą do:
wywoływania procesów
symulowania elementów interfejsów odpowiadających danej stronie komunikacji
grupowania elementów interfejsów odpowiadających danej stronie komunikacji
wywoływania funkcji
grupowania elementów interfejsów odpowiadających danej stronie komunikacji
Standard TLM 2.0 został opracowany głównie w celu:
modelowania magistrali memory-mapped
zwiększania szybkości modelowanych systemów
optymalizacji funkcjonalnej
zwiększania elastyczności w modelowaniu systemów
zwiększania elastyczności w modelowaniu systemów
Kanałem w standardzie TLM jest:
magistrala
metoda
funkcja
sygnał
sygnał
Algorytmy kryptograficzne są łatwo realizowane w sprzęcie dzięki przewadze operacji
mnożenia
logicznych
permutacji
dodawania
logicznych
Potokowanie zwiększa:
ścieżkę krytyczną
okres taktowania
(?)zasoby
współbieżność
okres taktowania
Do działań zwiększających powierzchnię nie należy:
wprowadzenie resetu synchronicznego
równoważenie rejestrów
wprowadzenie resetu asynchronicznego
wprowadzenie potokowości
wprowadzenie potokowości